JP2882272B2 - ラッチ回路 - Google Patents
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
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- H03K3/356—Bistable circuits
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- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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Description
【０００１】
【産業上の利用分野】本発明はラッチ回路の構成に関す
る。
る。
【０００２】
【従来の技術】ラッチ回路は、メモリ、算術論理ユニッ
ト等の様々な電子回路内で使用される基本的な回路であ
る。図３は従来型のラッチ回路の構成図である。まずこ
のラッチ回路の動作を説明する。図３において、クロッ
ク信号ＣＫ３００がローレベル（Ｌ）のときには、入力
信号３０２が、第１、第２のインバータ３１０、３１２
を経由して、出力信号３０３となる。クロック信号ＣＫ
３００が立ち上がった時に、第１のトランスファゲート
３２０がＯＦＦし、第２のトランスファゲート３２１が
ＯＮする。その結果、帰還用インバータ３１１と第１の
インバータ３１０によってループが形成され、クロック
信号ＣＫ３００の立ち上がり直前の出力値が保持され
る。
ト等の様々な電子回路内で使用される基本的な回路であ
る。図３は従来型のラッチ回路の構成図である。まずこ
のラッチ回路の動作を説明する。図３において、クロッ
ク信号ＣＫ３００がローレベル（Ｌ）のときには、入力
信号３０２が、第１、第２のインバータ３１０、３１２
を経由して、出力信号３０３となる。クロック信号ＣＫ
３００が立ち上がった時に、第１のトランスファゲート
３２０がＯＦＦし、第２のトランスファゲート３２１が
ＯＮする。その結果、帰還用インバータ３１１と第１の
インバータ３１０によってループが形成され、クロック
信号ＣＫ３００の立ち上がり直前の出力値が保持され
る。
【０００３】図４は、従来のラッチ回路を使用した電子
回路の一例を示す図である。図において、第１〜第３の
従来のラッチ回路４１０、４１１、４１２は、第１〜第
３入力信号４０２〜４０４をラッチする。各ラッチ回路
の出力は、３入力ＮＡＮＤゲート回路４４０の入力とな
っている。クロック信号ＣＫ４００がローレベルのとき
は、第１〜第３入力信号４０２〜４０４がそのままラッ
チ回路をスルーして３入力ＮＡＮＤゲート回路４４０の
入力になり、否定論理積が出力される。クロック信号Ｃ
Ｋ４００が立ち上がると、その瞬間の入力信号値がラッ
チされる。したがって、３入力ＮＡＮＤゲート回路４４
０の出力もクロックＣＫがハイレベルの期間には、同じ
値をとり続ける。もちろんこれは例であって、ラッチ回
路の出力は２入力ＮＡＮＤゲート回路に接続される場合
もあるしＮＯＲ回路に接続される場合もある。説明を簡
単にするために、以降では３入力ＮＡＮＤゲート回路に
接続される例について述べる。
回路の一例を示す図である。図において、第１〜第３の
従来のラッチ回路４１０、４１１、４１２は、第１〜第
３入力信号４０２〜４０４をラッチする。各ラッチ回路
の出力は、３入力ＮＡＮＤゲート回路４４０の入力とな
っている。クロック信号ＣＫ４００がローレベルのとき
は、第１〜第３入力信号４０２〜４０４がそのままラッ
チ回路をスルーして３入力ＮＡＮＤゲート回路４４０の
入力になり、否定論理積が出力される。クロック信号Ｃ
Ｋ４００が立ち上がると、その瞬間の入力信号値がラッ
チされる。したがって、３入力ＮＡＮＤゲート回路４４
０の出力もクロックＣＫがハイレベルの期間には、同じ
値をとり続ける。もちろんこれは例であって、ラッチ回
路の出力は２入力ＮＡＮＤゲート回路に接続される場合
もあるしＮＯＲ回路に接続される場合もある。説明を簡
単にするために、以降では３入力ＮＡＮＤゲート回路に
接続される例について述べる。
【０００４】従来のラッチ回路、及びその出力に接続さ
れた３入力ＮＡＮＤゲート回路に対する、論理演算機能
付きラッチ回路を図５に示す。以後本明細書では、図５
の論理演算機能付きラッチ回路を従来型論理演算機能付
きラッチ回路と呼ぶ。このラッチ回路は、３入力ＮＡＮ
Ｄゲート回路とラッチ回路の機能とを兼ね備えている。
クロック信号ＣＫ５００がローレベルの時、第１〜第３
入力信号５０２〜５０４が、それぞれ第１、第２、第３
のトランスファゲート５２０、５２１、５２２を経由し
て、３入力ＮＡＮＤゲート回路５１０の入力となり、第
１〜第３入力の否定論理積が出力される。クロック信号
ＣＫ５００が立ち上がると、第１〜第３のトランスファ
ゲート５２０〜５２２がＯＦＦし、第４〜第６のトラン
スファゲート５２３〜５２５がＯＮする。その結果、帰
還用インバータ５１１によってループが形成される。す
なわち、３入力ＮＡＮＤゲート回路５１０の出力５０８
の反転が、３入力ＮＡＮＤゲート回路の第１〜第３入力
５０５、５０６、５０７に帰還してループが形成され
る。こうして３入力ＮＡＮＤゲート回路５１０の出力が
ラッチされる。図４においてラッチ回路の外部で実現さ
れていたＮＡＮＤ機能が、図５においてはラッチ内で実
現されている。したがって図４の構成のかわりに、この
従来型論理演算機能付きラッチ回路を用いれば、ラッチ
回路のインバータ２段分の遅延時間を削減できる、とい
う効果がある（特開平３−２３８９１４号公報（特願平
２−０３５１９６号明細書；Ｄフリップフロップ回
路）。
れた３入力ＮＡＮＤゲート回路に対する、論理演算機能
付きラッチ回路を図５に示す。以後本明細書では、図５
の論理演算機能付きラッチ回路を従来型論理演算機能付
きラッチ回路と呼ぶ。このラッチ回路は、３入力ＮＡＮ
Ｄゲート回路とラッチ回路の機能とを兼ね備えている。
クロック信号ＣＫ５００がローレベルの時、第１〜第３
入力信号５０２〜５０４が、それぞれ第１、第２、第３
のトランスファゲート５２０、５２１、５２２を経由し
て、３入力ＮＡＮＤゲート回路５１０の入力となり、第
１〜第３入力の否定論理積が出力される。クロック信号
ＣＫ５００が立ち上がると、第１〜第３のトランスファ
ゲート５２０〜５２２がＯＦＦし、第４〜第６のトラン
スファゲート５２３〜５２５がＯＮする。その結果、帰
還用インバータ５１１によってループが形成される。す
なわち、３入力ＮＡＮＤゲート回路５１０の出力５０８
の反転が、３入力ＮＡＮＤゲート回路の第１〜第３入力
５０５、５０６、５０７に帰還してループが形成され
る。こうして３入力ＮＡＮＤゲート回路５１０の出力が
ラッチされる。図４においてラッチ回路の外部で実現さ
れていたＮＡＮＤ機能が、図５においてはラッチ内で実
現されている。したがって図４の構成のかわりに、この
従来型論理演算機能付きラッチ回路を用いれば、ラッチ
回路のインバータ２段分の遅延時間を削減できる、とい
う効果がある（特開平３−２３８９１４号公報（特願平
２−０３５１９６号明細書；Ｄフリップフロップ回
路）。
【０００５】
【発明が解決しようとする課題】従来型論理演算機能付
きラッチ回路は、以下のような欠点があった。例として
図２のタイミング図で表されるパタンが入力する場合を
考える。同図に示したように、クロック信号ＣＫがハイ
レベル（Ｈ）の期間（ラッチ動作期間）に（第１入力信
号，第２入力信号，第３入力信号）が（Ｌ，Ｈ，Ｈ）か
ら（Ｈ，Ｈ，Ｈ）に変化したとする。最初、図５の３入
力ＮＡＮＤゲート回路５１０は、（Ｌ，Ｈ，Ｈ）の否定
論理積として、ハイレベル（Ｈ）を保持している。帰還
用インバータ５１１はローレベル（Ｌ）を出力している
から、３入力ＮＡＮＤゲート回路の第１〜第３のｎＭＯ
ＳＦＥＴ５５０、５５１、５５２は全てＯＦＦしてい
る。クロック信号ＣＫ５００がＬに立ち下がると、（第
１入力信号，第２入力信号，第３入力信号）＝（Ｈ，
Ｈ，Ｈ）を受けて３入力ＮＡＮＤゲート回路５１０の出
力はＬになる。この時第１〜第３のｎＭＯＳＦＥＴ５５
０、５５１、５５２が全てＯＮからＯＦＦに切り替わ
る。
きラッチ回路は、以下のような欠点があった。例として
図２のタイミング図で表されるパタンが入力する場合を
考える。同図に示したように、クロック信号ＣＫがハイ
レベル（Ｈ）の期間（ラッチ動作期間）に（第１入力信
号，第２入力信号，第３入力信号）が（Ｌ，Ｈ，Ｈ）か
ら（Ｈ，Ｈ，Ｈ）に変化したとする。最初、図５の３入
力ＮＡＮＤゲート回路５１０は、（Ｌ，Ｈ，Ｈ）の否定
論理積として、ハイレベル（Ｈ）を保持している。帰還
用インバータ５１１はローレベル（Ｌ）を出力している
から、３入力ＮＡＮＤゲート回路の第１〜第３のｎＭＯ
ＳＦＥＴ５５０、５５１、５５２は全てＯＦＦしてい
る。クロック信号ＣＫ５００がＬに立ち下がると、（第
１入力信号，第２入力信号，第３入力信号）＝（Ｈ，
Ｈ，Ｈ）を受けて３入力ＮＡＮＤゲート回路５１０の出
力はＬになる。この時第１〜第３のｎＭＯＳＦＥＴ５５
０、５５１、５５２が全てＯＮからＯＦＦに切り替わ
る。
【０００６】一方、この図２のパタンが、図４の従来の
ラッチ回路＋ＮＡＮＤゲート回路に入力された場合を考
える。クロック信号ＣＫ４００が、ハイレベル（Ｈ）の
とき、第１〜第３の従来のラッチ回路４１０、４１１、
４１２は、（第１入力信号、第２入力信号、第３入力信
号）＝（Ｌ，Ｈ，Ｈ）に対応して、それぞれ（Ｌ，Ｈ，
Ｈ）をラッチして出力している。このとき第２のｎＭＯ
ＳＦＥＴ４５１と第３のｎＭＯＳＦＥＴ４５２はＯＮし
ていて、第１のｎＭＯＳＦＥＴ４５０はＯＦＦしてい
る。クロック信号ＣＫ４００が立ち下がると、（第１入
力信号，第２入力信号，第３入力信号）＝（Ｈ，Ｈ，
Ｈ）を受けて、第１の従来のラッチ回路４１０の出力が
変化する。そして第１のｎＭＯＳＦＥＴ４５０がＯＮす
る。よって、３入力ＮＡＮＤゲート４４０を構成する第
１、第２、第３のｎＭＯＳＦＥＴはＯＦＦ状態、また残
りの３個のｐＭＯＳＦＥＴはＯＮ状態になる。つまり３
入力ＮＡＮＤゲート４４０の出力はｐＭＯＳＦＥＴを介
して電源線に導通しているので、Ｈレベルとなる。
ラッチ回路＋ＮＡＮＤゲート回路に入力された場合を考
える。クロック信号ＣＫ４００が、ハイレベル（Ｈ）の
とき、第１〜第３の従来のラッチ回路４１０、４１１、
４１２は、（第１入力信号、第２入力信号、第３入力信
号）＝（Ｌ，Ｈ，Ｈ）に対応して、それぞれ（Ｌ，Ｈ，
Ｈ）をラッチして出力している。このとき第２のｎＭＯ
ＳＦＥＴ４５１と第３のｎＭＯＳＦＥＴ４５２はＯＮし
ていて、第１のｎＭＯＳＦＥＴ４５０はＯＦＦしてい
る。クロック信号ＣＫ４００が立ち下がると、（第１入
力信号，第２入力信号，第３入力信号）＝（Ｈ，Ｈ，
Ｈ）を受けて、第１の従来のラッチ回路４１０の出力が
変化する。そして第１のｎＭＯＳＦＥＴ４５０がＯＮす
る。よって、３入力ＮＡＮＤゲート４４０を構成する第
１、第２、第３のｎＭＯＳＦＥＴはＯＦＦ状態、また残
りの３個のｐＭＯＳＦＥＴはＯＮ状態になる。つまり３
入力ＮＡＮＤゲート４４０の出力はｐＭＯＳＦＥＴを介
して電源線に導通しているので、Ｈレベルとなる。
【０００７】以上のように、図３のラッチ回路と通常の
３入力ＮＡＮＤゲート回路とを使用した図４の回路構成
では、図２のパタンで入力が変化するときに、３入力Ｎ
ＡＮＤゲート回路を構成する３個の縦積みｎＭＯＳＦＥ
Ｔのうち２個は既にＯＮしていて、１個のｎＭＯＳＳＦ
ＥＴがスイッチするだけであるのに対し、図５の論理演
算機能付きラッチ回路では、３個の縦積みｎＭＯＳＦＥ
Ｔの全てがそろってスイッチすることになる。したがっ
て図３に比べて図５のＮＡＮＤゲート回路の方が、その
遅延時間は長い。従来型論理演算機能付きラッチ回路
は、従来のラッチ回路内の第１、第２インバータ３１
０、３１２の遅延を削減できるが、ＮＡＮＤゲート回路
自身は遅くなってしまう。よって、せっかく論理演算機
能をラッチ回路内で実現しても、充分に高速化できない
という欠点があった。
３入力ＮＡＮＤゲート回路とを使用した図４の回路構成
では、図２のパタンで入力が変化するときに、３入力Ｎ
ＡＮＤゲート回路を構成する３個の縦積みｎＭＯＳＦＥ
Ｔのうち２個は既にＯＮしていて、１個のｎＭＯＳＳＦ
ＥＴがスイッチするだけであるのに対し、図５の論理演
算機能付きラッチ回路では、３個の縦積みｎＭＯＳＦＥ
Ｔの全てがそろってスイッチすることになる。したがっ
て図３に比べて図５のＮＡＮＤゲート回路の方が、その
遅延時間は長い。従来型論理演算機能付きラッチ回路
は、従来のラッチ回路内の第１、第２インバータ３１
０、３１２の遅延を削減できるが、ＮＡＮＤゲート回路
自身は遅くなってしまう。よって、せっかく論理演算機
能をラッチ回路内で実現しても、充分に高速化できない
という欠点があった。
【０００８】
【課題を解決するための手段】本発明のラッチ回路は、
複数の入力端子をもち否定論理積または否定論理和の論
理演算をおこなう論理ゲート回路の出力にインバータを
接続し、クロック信号がハイ（ロー）レベル時には前記
インバータの出力を入力端子のうちの１個に帰還し、残
りの入力端子はハイレベル（否定論理演算時）かまたは
ローレベル（否定論理和演算時）に固定することでラッ
チ動作をおこない、クロック信号がロー（ハイ）レベル
時には、入力端子の値に応じて所定の論理演算機能をお
こなうことを特徴とする。
複数の入力端子をもち否定論理積または否定論理和の論
理演算をおこなう論理ゲート回路の出力にインバータを
接続し、クロック信号がハイ（ロー）レベル時には前記
インバータの出力を入力端子のうちの１個に帰還し、残
りの入力端子はハイレベル（否定論理演算時）かまたは
ローレベル（否定論理和演算時）に固定することでラッ
チ動作をおこない、クロック信号がロー（ハイ）レベル
時には、入力端子の値に応じて所定の論理演算機能をお
こなうことを特徴とする。
【０００９】
【作用】図５の従来型論理演算機能付きラッチ回路は、
３入力ＮＡＮＤゲート回路５１０が引き抜き動作をおこ
なうときにｎＭＯＳＦＥＴ５５０、５５１、５５２が同
時にスイッチするために直列抵抗が大きくて、遅延時間
が長い。そこで本発明の論理演算機能付きラッチ回路で
は、ラッチ動作時に帰還ループが接続される入力を１個
のみとし、残りの入力は、帰還用インバータとは独立に
設けたプルアップ用のｐＭＯＳＦＥＴによって、ハイレ
ベルに引き上げることでラッチ動作を実現する。したが
って、３入力ＮＡＮＤゲート回路のラッチ出力がハイレ
ベルの時に、全てのｎＭＯＳＦＥＴがオフしていること
はない。よって、出力がハイからローに変わる時に、縦
積みｎＭＯＳＦＥＴの１個だけがスイッチするので、従
来型論理演算機能付きラッチ回路に比べて、引き抜きの
速度を向上させることができる。
３入力ＮＡＮＤゲート回路５１０が引き抜き動作をおこ
なうときにｎＭＯＳＦＥＴ５５０、５５１、５５２が同
時にスイッチするために直列抵抗が大きくて、遅延時間
が長い。そこで本発明の論理演算機能付きラッチ回路で
は、ラッチ動作時に帰還ループが接続される入力を１個
のみとし、残りの入力は、帰還用インバータとは独立に
設けたプルアップ用のｐＭＯＳＦＥＴによって、ハイレ
ベルに引き上げることでラッチ動作を実現する。したが
って、３入力ＮＡＮＤゲート回路のラッチ出力がハイレ
ベルの時に、全てのｎＭＯＳＦＥＴがオフしていること
はない。よって、出力がハイからローに変わる時に、縦
積みｎＭＯＳＦＥＴの１個だけがスイッチするので、従
来型論理演算機能付きラッチ回路に比べて、引き抜きの
速度を向上させることができる。
【００１０】
【実施例】図１は本発明の一実施例を示すものである。
先述の説明と同じく３入力ＮＡＮＤ機能とラッチ機能と
を実現する場合について例をとった。
先述の説明と同じく３入力ＮＡＮＤ機能とラッチ機能と
を実現する場合について例をとった。
【００１１】入力パタンが図２のようなタイミングであ
ったとする。図１の論理演算機能付きラッチ回路は以下
のように動作する。クロック信号ＣＫ１００がハイレベ
ル（Ｈ）の期間（ラッチ動作期間）に、３入力ＮＡＮＤ
ゲート回路１１０は、（第１入力信号，第２入力信号，
第３入力信号）＝（Ｌ，Ｈ，Ｈ）の否定論理積としてハ
イレベル（Ｈ）を保持している。帰還用インバータ１１
１はローレベル（Ｌ）を出力しているが、この出力は、
従来型論理演算機能付きラッチ回路とは異なり、３入力
ＮＡＮＤゲート回路１１０の３個の入力（第１〜第３入
力１０５〜１０７）のうちの、１個の入力（第１入力１
０５）だけに帰還する。３入力ＮＡＮＤゲート回路１１
０の、残りの２個の入力（第２入力、第３入力）は、第
１、第２のｐＭＯＳＦＥＴ１４０、１４１によってハイ
レベルに引き上げられる。したがって、３入力ＮＡＮＤ
ゲート回路１１０内の３個の縦積みｎＭＯＳＦＥＴ１５
０、１５１、１５２のうち第２、第３のｎＭＯＳＦＥＴ
１５１、１５２はＯＮしていて、第１のｎＭＯＳＦＥＴ
１５０だけがＯＦＦしている。以上の状態が、ハイレベ
ル出力のラッチ動作時の状態である。クロック信号ＣＫ
１００がＬに立ち下がると、第１〜第３のトランスファ
ゲート１２０〜１２２はＯＮし、第４のトランスファゲ
ート１２３がＯＦＦする。また第１、第２のｐＭＯＳＦ
ＥＴ１４０、１４１がＯＦＦする。その結果（第１入
力，第２入力，第３入力）＝（Ｈ，Ｈ，Ｈ）を受けて３
入力ＮＡＮＤゲート回路１１０の出力はＬになる。この
時３入力ＮＡＮＤゲート回路内の第１のｎＭＯＳＦＥＴ
１５０がＯＦＦからＯＮに切り替わり、ローレベルが出
力される（残りの第２、第３のｎＭＯＳＦＥＴ１５１、
１５２はすでに、第１、第２のｐＭＯＳＦＥＴ１４０、
１４１によってオンしている）。したがって、引き抜き
のための縦積みｎＭＯＳＦＥＴ（１５０、１５１、１５
２）の直列抵抗が、従来型論理演算機能付きラッチ回路
よりも小さい。その結果引き抜き時の遅延時間を短縮す
ることができる。
ったとする。図１の論理演算機能付きラッチ回路は以下
のように動作する。クロック信号ＣＫ１００がハイレベ
ル（Ｈ）の期間（ラッチ動作期間）に、３入力ＮＡＮＤ
ゲート回路１１０は、（第１入力信号，第２入力信号，
第３入力信号）＝（Ｌ，Ｈ，Ｈ）の否定論理積としてハ
イレベル（Ｈ）を保持している。帰還用インバータ１１
１はローレベル（Ｌ）を出力しているが、この出力は、
従来型論理演算機能付きラッチ回路とは異なり、３入力
ＮＡＮＤゲート回路１１０の３個の入力（第１〜第３入
力１０５〜１０７）のうちの、１個の入力（第１入力１
０５）だけに帰還する。３入力ＮＡＮＤゲート回路１１
０の、残りの２個の入力（第２入力、第３入力）は、第
１、第２のｐＭＯＳＦＥＴ１４０、１４１によってハイ
レベルに引き上げられる。したがって、３入力ＮＡＮＤ
ゲート回路１１０内の３個の縦積みｎＭＯＳＦＥＴ１５
０、１５１、１５２のうち第２、第３のｎＭＯＳＦＥＴ
１５１、１５２はＯＮしていて、第１のｎＭＯＳＦＥＴ
１５０だけがＯＦＦしている。以上の状態が、ハイレベ
ル出力のラッチ動作時の状態である。クロック信号ＣＫ
１００がＬに立ち下がると、第１〜第３のトランスファ
ゲート１２０〜１２２はＯＮし、第４のトランスファゲ
ート１２３がＯＦＦする。また第１、第２のｐＭＯＳＦ
ＥＴ１４０、１４１がＯＦＦする。その結果（第１入
力，第２入力，第３入力）＝（Ｈ，Ｈ，Ｈ）を受けて３
入力ＮＡＮＤゲート回路１１０の出力はＬになる。この
時３入力ＮＡＮＤゲート回路内の第１のｎＭＯＳＦＥＴ
１５０がＯＦＦからＯＮに切り替わり、ローレベルが出
力される（残りの第２、第３のｎＭＯＳＦＥＴ１５１、
１５２はすでに、第１、第２のｐＭＯＳＦＥＴ１４０、
１４１によってオンしている）。したがって、引き抜き
のための縦積みｎＭＯＳＦＥＴ（１５０、１５１、１５
２）の直列抵抗が、従来型論理演算機能付きラッチ回路
よりも小さい。その結果引き抜き時の遅延時間を短縮す
ることができる。
【００１２】なお、本実施例では帰還用インバータ１１
１をＮＡＮＤゲートの第１入力１０５に接続している。
第２入力や第３入力に接続してもかまわないが、本実施
例のように縦積みｎＭＯＳＦＥＴ１５０〜１５２のうち
ＮＡＮＤゲートの出力に近い方のＦＥＴに接続する方が
より遅延時間を短縮できる。
１をＮＡＮＤゲートの第１入力１０５に接続している。
第２入力や第３入力に接続してもかまわないが、本実施
例のように縦積みｎＭＯＳＦＥＴ１５０〜１５２のうち
ＮＡＮＤゲートの出力に近い方のＦＥＴに接続する方が
より遅延時間を短縮できる。
【００１３】
【発明の効果】本発明の論理演算機能付きラッチ回路の
効果は次の３点である。 ラッチ回路内で論理演算機能を実現できるので、高速
化が実現できる。例えば、パイプライン演算器の中のパ
イプラインラッチとして本発明の論理演算機能付きラッ
チを使用すれば、このラッチの後段のパイプ中の論理ゲ
ートが省ける（ラッチの中に組み込めるから）ので、パ
イプ後段を高速化できる。 と同じ理由により素子数を削減できる。例えば図４
のように、３個のラッチ回路（ラッチ１個の素子数は図
３により１０個）と、ＮＡＮＤゲート回路とを合わせた
素子数は３６個であるのに対し、これと同等の機能を有
する本発明の論理演算機能付きラッチ回路では１８個で
すむ。 従来型論理演算機能付きラッチとは異なり、ＮＡＮＤ
ゲート回路内の３個の縦積みｎＭＯＳＦＥＴのうち１個
だけがスイッチするので、プルダウン時の直列抵抗を小
さくできるので高速である。つまり、例えば０．６μｍ
ＣＭＯＳプロセスを用いた場合、従来型の論理演算機能
付きラッチ回路に比較して、約１４％の高速化ができる
ことが、ＳＰＩＣＥシミュレーションによって確認でき
ている。
効果は次の３点である。 ラッチ回路内で論理演算機能を実現できるので、高速
化が実現できる。例えば、パイプライン演算器の中のパ
イプラインラッチとして本発明の論理演算機能付きラッ
チを使用すれば、このラッチの後段のパイプ中の論理ゲ
ートが省ける（ラッチの中に組み込めるから）ので、パ
イプ後段を高速化できる。 と同じ理由により素子数を削減できる。例えば図４
のように、３個のラッチ回路（ラッチ１個の素子数は図
３により１０個）と、ＮＡＮＤゲート回路とを合わせた
素子数は３６個であるのに対し、これと同等の機能を有
する本発明の論理演算機能付きラッチ回路では１８個で
すむ。 従来型論理演算機能付きラッチとは異なり、ＮＡＮＤ
ゲート回路内の３個の縦積みｎＭＯＳＦＥＴのうち１個
だけがスイッチするので、プルダウン時の直列抵抗を小
さくできるので高速である。つまり、例えば０．６μｍ
ＣＭＯＳプロセスを用いた場合、従来型の論理演算機能
付きラッチ回路に比較して、約１４％の高速化ができる
ことが、ＳＰＩＣＥシミュレーションによって確認でき
ている。
【図１】本発明の論理演算機能付きラッチ回路の一実施
例を示す図。
例を示す図。
【図２】入力パタンの一例のタイミング図。
【図３】従来のラッチ回路を示す図。
【図４】従来のラッチ回路を用いた電子回路の一例を示
す図。
す図。
【図５】従来型論理演算機能付きラッチ回路の一例を示
す図。
す図。
１００、３００、４００、５００ クロック信号ＣＫ １０１、３０１、４０１、５０１ クロック反転信号
【外１】 １０２〜１０４ 第１〜第３入力信号 １０５〜１０７ ３入力ＮＡＮＤゲート回路の第１〜第
３入力 １１１、３１１、５１１ 帰還用インバータ １２０〜１２２ 第１〜第３のトランスファゲート １２３ 第４のトランスファゲート １１０、４４０、５１０ ３入力ＮＡＮＤゲート回路 １４０、１４１ 第１、第２のｐＭＯＳＦＥＴ １５０〜１５２ ３入力ＮＡＮＤゲート回路の第１〜第
３ｎＭＯＳＦＥＴ ３０３ 出力信号 ４０２〜４０４ 第１〜第３入力信号 ５０２〜５０４ 第１〜第３入力信号 ５０５〜５０７ ３入力ＮＡＮＤゲート回路の第１〜第
３入力 ３２０、３２１ 第１、第２のトランスファゲート ５２０〜５２２ 第１〜第３のトランスファゲート ５２３〜５２５ 第４〜第６のトランスファゲート ５５０〜５５２ ３入力ＮＡＮＤゲート回路の第１〜第
３ｎＭＯＳＦＥＴ ５０８ ３入力ＮＡＮＤゲート回路の出力
３入力 １１１、３１１、５１１ 帰還用インバータ １２０〜１２２ 第１〜第３のトランスファゲート １２３ 第４のトランスファゲート １１０、４４０、５１０ ３入力ＮＡＮＤゲート回路 １４０、１４１ 第１、第２のｐＭＯＳＦＥＴ １５０〜１５２ ３入力ＮＡＮＤゲート回路の第１〜第
３ｎＭＯＳＦＥＴ ３０３ 出力信号 ４０２〜４０４ 第１〜第３入力信号 ５０２〜５０４ 第１〜第３入力信号 ５０５〜５０７ ３入力ＮＡＮＤゲート回路の第１〜第
３入力 ３２０、３２１ 第１、第２のトランスファゲート ５２０〜５２２ 第１〜第３のトランスファゲート ５２３〜５２５ 第４〜第６のトランスファゲート ５５０〜５５２ ３入力ＮＡＮＤゲート回路の第１〜第
３ｎＭＯＳＦＥＴ ５０８ ３入力ＮＡＮＤゲート回路の出力
Claims (2)
- 【請求項１】複数の入力端子をもち否定論理積または否
定論理和の論理演算をおこなう論理ゲート回路の出力に
インバータを接続し、クロック信号がハイ（ロー）レベ
ル時には前記インバータの出力を入力端子のうちの１個
に帰還し、残りの入力端子はハイレベル（否定論理演算
時）かまたはローレベル（否定論理和演算時）に固定す
ることでラッチ動作をおこない、クロック信号がロー
（ハイ）レベル時には、入力端子の値に応じて所定の論
理演算機能をおこなうことを特徴とするラッチ回路。 - 【請求項２】 ＣＭＯＳ論理ゲートを構成し、出力端子
に並列接続された複数のｐ型（またはｎ型）トランジス
タと、出力端子に直列接続された複数のｎ型（またはｐ
型）トランジスタとのうち、直列接続されたトランジス
タについては、そのうち最も出力端子に近いトランジス
タの入力端子に、並列接続されたトランジスタについて
は任意の一つのトランジスタの入力端子に前記インバー
タの出力を帰還する請求項１記載のラッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020049A JP2882272B2 (ja) | 1994-02-17 | 1994-02-17 | ラッチ回路 |
| US08/390,044 US5546035A (en) | 1994-02-17 | 1995-02-17 | Latch circuit having a logical operation function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020049A JP2882272B2 (ja) | 1994-02-17 | 1994-02-17 | ラッチ回路 |
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| JPH07231246A JPH07231246A (ja) | 1995-08-29 |
| JP2882272B2 true JP2882272B2 (ja) | 1999-04-12 |
Family
ID=12016211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6020049A Expired - Lifetime JP2882272B2 (ja) | 1994-02-17 | 1994-02-17 | ラッチ回路 |
Country Status (2)
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| JP (1) | JP2882272B2 (ja) |
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-
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- 1995-02-17 US US08/390,044 patent/US5546035A/en not_active Expired - Lifetime
Also Published As
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