KR100736808B1 - 반도체 집적회로의 고속 풀업회로 - Google Patents

Abstract

본 발명은 반도체 집적회로의 고속 풀업회로에 관한 것으로서, 고성능이 요구되는 반도체 집적회로(VLSI)에서 사용될 수 있는 동적-정적 CMOS 논리회로에서 발생되는 풀업 지연시간에 대한 문제를 개선, 더욱 고속 동작을 하기 위하여 정적 CMOS 회로를 고속 풀업회로로 사용함으로써 풀업 지연시간을 줄일 수 있을 뿐만 아니라 전체 PMOS 트랜지스터의 폭 크기를 줄일 수 있는 이점이 있다.

VLSI, 풀업, 풀다운, 가산기, 병렬연결, PMOS, 동적, 정적, CMOS

Description

반도체 집적회로의 고속 풀업회로{FAST PULL-UP CIRCUIT IN VLSI CIRCUITS}

도 1은 반도체 집적회로에서의 동적-정적 논리회로의 워스트 케이스를 나타낸 블록구성도이다.

도 2는 동적-정적 논리회로의 워스트 케이스의 파형을 나타낸 도면이다.

도 3은 본 발명의 실시예에 의한 고속 풀업회로가 적용된 가산기를 나타낸 회로구성도이다.

도 4는 도 3의 실시예에서 논리값이 '1'일 때 고속 풀업회로의 동작상태 및 진리표를 나타낸 도면이다.

도 5는 도 3의 실시예에서 논리값이 '0'일 때 고속 풀업회로의 동작상태 및 진리표를 나타낸 도면이다.

도 6은 본 발명의 실시예에 의한 고속 풀업회로가 적용된 반도체 집적회로의 워스트 케이스 지연과 PMOS 크기의 합을 나타낸 그래프이다.

본 발명은 반도체 집적회로의 고속 풀업회로에 관한 것으로서, 보다 상세하게는 고성능이 요구되는 반도체 집적회로(VLSI)에서 사용될 수 있는 동적-정적 CMOS 논리회로에서 발생되는 풀업 지연시간에 대한 문제를 개선하여 좀 더 고속동작을 할 수 있도록 정적 CMOS 회로를 고속 풀업회로로 사용함으로써 풀업 지연시간을 줄일 수 있도록 할 뿐만 아니라 전체 PMOS 트랜지스터의 폭 크기를 줄일 수 있도록 한 반도체 집적회로의 고속 풀업회로에 관한 것이다.

일반적으로 고성능 VLSI 회로에서는 동적(dynamic) CMOS 회로와 정적(static) CMOS 회로를 번갈아 가면서 사용하는 동적-정적 논리회로(dynamic - static logic)를 많이 사용하였다.

도 1은 반도체 집적회로에서의 동적-정적 논리회로의 워스트 케이스(worst case)를 나타낸 블록구성도이고, 도 2는 동적-정적 논리회로의 워스트 케이스(worst case)의 파형(waveform)을 나타낸 도면이다.

여기에서 동적-정적 논리회로의 임계경로(critical path)는 계속해서 동적 CMOS 회로가 출력을 GND로 잡아당기고 정적 CMOS 회로가 출력을 VDD로 끌어올리는 경우 발생하게 된다.

하지만 임계경로의 실제 파형을 살펴보게 되면, 도 2에 도시된 바와 같이 VDD로 로직을 끌어올리는 풀업 지연시간이 훨씬 긴 것을 알 수 있다.

이것은 PMOS 트랜지스터가 NMOS 트랜지스터보다 좋지 못한 전도 특성을 가지는 데에서 기인하게 된다. 따라서 NMOS 트랜지스터와 격차를 해결하기 위해서 PMOS 트랜지스터의 폭을 보통 NMOS 트랜지스터의 2~3 배 정도로 넓게 하면 어느 정도 해 결할 수 있다.

하지만, PMOS 트랜지스터가 직렬로 연결되는 경우에는 이와 같은 PMOS 트랜지스터의 전도성 문제는 더욱 심각해지게 된다. 이 경우 전도성 문제는 PMOS 트랜지스터의 폭을 무조건 늘린다고 해결되지는 않게 된다. 즉, PMOS 트랜지스터의 폭이 너무 크게 되면 전단에 많은 부하를 가하게 되어 동적-정적 CMOS 논리회로 전체의 성능이 저하되며, 또한 PMOS 트랜지스터의 폭에 비례하여 전도성이 좋아지는 것도 아니므로 동적-정적 논리회로의 성능 한계는 더욱 빨리 오게 되는 문제점이 있다.

결론적으로 동적-정적 논리회로에서의 성능 한계는 주로 정적 CMOS 회로의 느린 풀업 프로세서에 의해 결정되기 때문에 동적-정적 논리회로에서 정적 CMOS 논리 회로의 느린 풀업 프로세스를 빠르게 할 수 있으면, 전체 회로의 성능을 더욱 좋게 만들 수 있게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 고성능이 요구되는 반도체 집적회로(VLSI)에서 사용될 수 있는 동적-정적 CMOS 논리회로에서 발생되는 풀업 지연시간에 대한 문제를 개선하여 좀 더 고속동작을 할 수 있도록 정적 CMOS 회로를 고속 풀업회로로 사용함으로써 풀업 지연시간을 줄일 수 있도록 할 뿐만 아니라 전체 PMOS 트랜지스터의 폭 크기를 줄일 수 있도록 한 반도체 집적회로의 고속 풀업회로를 제공함에 있다.

상기와 같은 목적을 실현하기 위한 본 발명은 동적 CMOS와 정적 CMOS회로가 교대로 사용된 동적-정적 논리회로를 갖는 반도체 집적회로에 있어서, 정적 CMOS를 이루는 풀업회로의 PMOS 트랜지스터들이 모두 병렬로 연결된 것을 특징으로 한다.

이때 PMOS 트랜지스터의 폭은 2P로 사이징하는 것을 특징으로 한다.

이와 같이 본 발명은 풀업회로의 PMOS 트랜지스터를 병렬로 연결함으로써 드라이빙 파워가 서로 보합되어 작은 PMOS 트랜지스터 크기로 동적-정적 논리회로의 성능을 저하시키는 느린 풀업 지연시간은 단축시킬 수 있게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상 내에서 많은 변형이 가능할 것이다

도 3은 본 발명의 실시예에 의한 고속 풀업회로가 적용된 가산기 중 캐리 발생 논리를 나타낸 회로구성도이다.

여기에 도시된 논리회로는 논리 NOT(G_i+P_i*G_i-1)을 나타낸 회로이며, NMOS 트랜지스터의 풀다운 회로는 종래의 정적 CMOS 회로도와 같지만, PMOS 트랜지스터의 풀업회로는 종래와 다르게 모두 병렬로 연결된다.

이와 같은 논리 회로를 본 발명에서는 고속 풀업회로(Fast Pull-up Logic ; FPL)로 지칭하게 되며, 고속 풀업회로에서는 NMOS 트랜지스터만이 회로의 논리값이 '0'인지 '1'인지를 판별하게 되며, 병렬 연결된 PMOS 트랜지스터는 논리값이 '1'이 될 때 강한 풀업 드라이빙 파워를 제공해 주는 역할만을 담당하게 된다.

따라서 직렬 연결된 트랜지스터의 드라이빙 파워는 반으로 줄게 되지만 병렬 연결된 트랜지스터의 드라이빙 파워는 서로 보합이 되게 되므로, 고속 풀업회로는 작은 PMOS 트랜지스터 크기로 종래 동적-정적 논리회로의 성능을 저하시키는 느린 풀업 지연시간을 단축시킬 수 있게 된다.

이때 만약 PMOS 트랜지스터 폭의 사이즈를 크게 하면 더 강한 풀업 드라이빙 파워를 얻을 수 있지만, 이는 동시에 V_OL값(논리값이 '0'일 때 출력전압)을 올리게 되어 전압 마진을 낮추게 된다.

즉, 풀업 드라이빙 파워와 전압 마진은 트레이드-오프 관계에 있게 되어 무작정 PMOS 트랜지스터의 폭을 늘릴 수는 없다. 따라서 고속 풀업회로에서는 충분히 강한 풀업 힘을 갖으면서도 V_OL값을 '0'에 가까운 어떤 값 이하로 억제 될 수 있도록 트랜지스터들의 크기를 정하는 것이 중요하여 다음과 같은 과정으로 트랜지스터 크기를 사이징하게 된다.

가. NMOS 트랜지스터 사이징은 NMOS 로직의 실제 드라이빙 파워가 폭 N인 NMOS 트랜지스터 하나와 같도록 사이징 한다.

나. PMOS 트랜지스터 사이징은 항상 켜지는 PMOS 트랜지스터는 폭이 크면 클 수록 효율적이므로 이 트랜지스터의 폭은 2P로 사이징하고, 나머지는 1P로 사이징 한다.

다. 위와 같은 과정에 의해 고속 풀업회로는 항상 3P 폭의 PMOS 하나와 비슷한 풀업 드라이빙 파워를 가지면서 V_OL값은 어느 경우에도 (2P 폭 PMOS의 등가 저항값 / 1N 폭 NMOS의 등가 저항값) * VDD 로 균형이 맞추어진다. 그런 다음 V_OL값이 어떤 일정한 값보다 낮아지도록 (적어도 0.2VDD 이하로) N과 P값을 정하게 된다.

이와 같이 이루어진 본 발명의 동작을 설명하면 다음과 같다.

도 4는 도 3의 실시예에서 논리값이 '1'일 때 고속 풀업회로의 동작상태 및 진리표를 나타낸 도면이고, 도 5는 도 3의 실시예에서 논리값이 '0'일 때 고속 풀업회로의 동작상태 및 진리표를 나타낸 도면이다.

본 발명에 의한 고속 풀업회로는 항상 동적 CMOS 회로 뒷단에 쓰이게 되므로, 그 동작 특성은 동적 CMOS 회로와 같이 클락 신호가 '0'일 때와 '1'일 때로 나뉘게 된다.

1) 클락 신호가 '0'일 때 (Pre-discharge phase)

클락 신호가 0일 때 동적 CMOS 회로는 프리차지(precharge) 동작을 하게 되고 따라서 동적 CMOS 회로의 출력은 모두 '1'이 되게 된다. 그에 따라 고속 풀업회로의 입력 신호는 모두 '1'이 되며, 따라서 클락 신호가 '0'일 때 고속 풀업회로의 출력은 모두 '0'으로 디스차지(discharge) 된다.

2) 클락 신호가 '1'일 때 (Evaluation phase)

클락 신호가 '1'로 올라가게 되면 동적 CMOS 회로는 논리값을 구하게 되며, 그 결과에 따라 고속 풀업회로도 논리값을 구하기 시작한다. 고속 풀업회로의 출력은 프리 디스차지(pre-discharge)에서 '0'으로 묶여 있었으므로, 논리값을 구한 결과는 GND에 그대로 남아 있거나 아니면 VDD로 올라가게 된다.

따라서, 고속 풀업회로는 논리값이 '0'이냐 '1'이냐에 따라 두 가지 동작을 하게 된다.

2-1) 논리값이 '1'일 때 ( Fast pull-up process )

위에서도 언급한 바와 같이 고속 풀업회로에서 논리값은 NMOS 트랜지스터에 의해서만 결정되게 된다. 따라서 NMOS 트랜지스터에서 논리값이 '1'로 결정된다면, 출력(OUT)으로부터 그라운드(GND)까지의 경로는 끊기게 되고, 병렬 연결된 PMOS 트랜지스터에 의하여 VDD로 끌어올려지게 된다.

즉, 도 4에 도시된 고속 풀업회로의 동작상태 및 논리값이 '1'일 때 입력과 출력에 대한 진리표에서와 같이 논리값이 '1'일 때는 항상 2개 이상의 PMOS 트랜지스터가 동작하는 것을 볼 수 있다.

한편, 종래의 정적 CMOS 회로에서도 Gi와 Pi, Gi-1은 직렬로 연결되어 있었으므로, 논리값이 '1'이 될 때 항상 2개 이상의 PMOS 트랜지스터가 동작하게 된다.

그러나, 종래의 정적 CMOS 회로에서는 동작되는 PMOS 트랜지스터가 직렬로 연결되어 있어 풀업 드라이빙 능력이 반으로 떨어지는 반면에 본 발명에 의한 고속 풀업회로에서는 동작되는 PMOS 트랜지스터가 병렬로 연결되어 있기 때문에 풀업 드 라이빙 능력이 2배 또는 3배로 합쳐지게 된다.

이러한 이유로 인해 고속 풀업회로에서는 작은 PMOS 크기를 가지고 큰 풀업 드라이빙 파워를 가질 수 있게 된다.

2-2) 논리값이 '0'일 때 ( Ratioed-zero 상태 )

만약 NMOS 트랜지스터에서 논리값이 '0'으로 결정하게 되면, VDD와 GND 사이에 가능한 두 가지 경로가 생기게 된다.

즉, 도 5에 도시된 고속 풀업회로의 동작상태 및 논리값이 '0'일 때 입력과 출력에 대한 진리표에서와 같이 고속 풀업회로의 출력은 NMOS 트랜지스터로 이루어진 풀다운 회로의 등가 저항과 PMOS 트랜지스터로 이루어진 풀업 회로의 등가 저항의 비로 나타나게 된다.

따라서, 고속 풀업회로가 올바르게 동작하기 위해서는 ratio ed-zero 상태에서의 출력 전압 V_OL 값이 '0'에 가까워지도록 트랜지스터 크기를 사이징하게 된다.

도 6은 본 발명의 실시예에 의한 고속 풀업회로가 적용된 반도체 집적회로의 워스크 케이스 지연과 PMOS 트랜지스터 크기의 합을 나타낸 그래프이다.

여기에서는 고속 풀업회로에 의해 작은 사이즈의 PMOS 트랜지스터를 가지고 빠른 풀업 동작 속도를 얻고 있는 효과를 보여주고 있다.

즉, 64비트 병렬 가산기에서 2개 입력과 3개 입력 그룹 G 신호를 만들기 위하여 쓰이는 (A + B*C) 로직과 {A + B*(C + D*E)} 로직에 대하여 동적-정적 논리회 로와 동적-고속 풀업회로에 의한 논리회로에 대하여 워스트 케이스 지연시간과 PMOS 트랜지스터 폭 크기의 합을 계산한 결과를 바그래프로 나타내고 있다.

여기에 도시된 바와 같이 워스트 케이스 지연 시간은 2개 입력 그룹 G 발생 회로와 3개 입력 그룹 G 발생 회로에 대하여 각각 124ps에서 96ps, 196ps에서 116ps로 준 것을 볼 수 있다.

이와 같이 고속 풀업회로를 적용함으로써 각각 28ps, 74ps가 단축됐음을 알 수 있으며, 원래 정적 CMOS 회로에서 PMOS 트랜지스터의 직렬연결이 많을수록 고속 풀업회로를 적용할 경우 효과가 크게 나타남을 알 수 있다.

또한 동적-고속 풀업회로를 여러 단 사용하였을 때 기대되는 단축 효과는 더욱 크다고 할 수 있다. 즉, PMOS 트랜지스터 폭 크기의 합은 2개 입력 그룹 G 발생 회로와 3개 입력 그룹 G 발생회로에서 22.5um에서 12.3um로, 43.0um에서 27.3um로 각각 10.2um, 25.7um 감소하였음을 볼 수 있다.

상술한 바와 같이 본 발명은 고성능이 요구되는 반도체 집적회로(VLSI)에서 사용될 수 있는 동적-정적 CMOS 논리회로에서 발생되는 풀업 지연시간에 대한 문제를 개선하여 좀 더 고속 동작을 할 수 있도록 정적 CMOS 회로를 고속 풀업회로로 사용함으로써 풀업 지연시간을 줄일 수 있도록 할 뿐만 아니라 전체 PMOS 트랜지스터의 폭 크기를 줄일 수 있는 효과가 있다.

Claims (2)

1. 동적 CMOS와 정적 CMOS회로가 교대로 사용된 동적-정적 논리회로를 갖는 반도체 집적회로에 있어서,

   상기 정적 CMOS를 이루는 풀업회로의 PMOS 트랜지스터들이 모두 병렬로 연결된 것을 특징으로 하는 반도체 집적회로의 고속 풀업회로.
2. 제 1항에 있어서, 상기 PMOS 트랜지스터의 폭은 2P로 사이징하는 것을 특징으로 하는 반도체 집적회로의 고속 풀업회로.

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