DE10026079C2

DE10026079C2 - Schaltungsanordnung zum Ausgleich von Laufzeit- und Tastverhältnisunterschieden zwischen zwei Eingangssignalen

Info

Publication number: DE10026079C2
Application number: DE10026079A
Authority: DE
Inventors: Thoai-Thai Le; Patrick Heyne
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-05-25
Filing date: 2000-05-25
Publication date: 2002-06-20
Anticipated expiration: 2020-05-26
Also published as: DE10026079A1; US6469563B2; US20020021155A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Ausgleich von Laufzeit- und Tastverhältnisunterschieden zweier Ein gangssignale annähernd gleicher Frequenz und Phase gemäß dem Oberbegriff des Patentanspruchs 1. Eine derartige Schaltungs anordnung ist aus dem Fachbuch "Principle of CMOS-VLSI- Design" von Neil H. E. Weste, Verlage Addison-Wesley, Seite 321, 2. Auflage, 1994, ISBN 0201-53376-6, bekannt.

Bei integrierten Halbleiterschaltungen, insbesondere Spei cherschaltungen entsteht das Problem, daß insbesondere Takt signale zu mehreren Abschnitten der Halbleiterschaltung zum Beispiel zu mehreren Speicherbänken einer integrierten Spei cherschaltung verteilt werden müssen. Bei einem sogenannten Taktverteilungsbaum können dabei Laufzeit- und Tastverhält nisunterschiede zwischen den verteilten Signalen vor allem durch die Treiberstufe sowie durch die jeweilige Last entste hen.

Die beiliegende Fig. 1 zeigt die in dem obigen Fachbuch be schriebene bekannte Schaltungsanordnung zum Ausgleich der Laufzeit- und Tastverhältnisunterschiede zwischen zwei Ein gangssignalen, die auch "Race-Cancellation-Schaltung" genannt wird. Diese Schaltungsanordnung hat prinzipiell zwei Signal pfade, die in Abhängigkeit vom Zustand der Ausgänge freige schaltet bzw. gesperrt werden. Jeder Signalpfad weist jeweils ein JK-Flipflop 20, 30 und Logikglieder 21, 22, 23 und 31, 32 und 33 auf. Die Ausgangszustände an den Q-Ausgängen der JK- Flipflops 20 und 30 sind jeweils einem J- und einem K-Eingang eines weiteren JK-Flipflops 40 zugeführt, dessen Q-Ausgang den Ausgangsanschluß OUT der Schaltungsanordnung bildet. Wie erkenntlich, sind die Ausgangszustände des JK-Flipflops 40 zu Resetanschlüssen R der JK-Flipflops 20 und 30 der beiden Signalpfade zurückge führt. Somit werden die Signalpfade abhängig vom Ausgangszu stand des JK-Flipflops 40 freigeschaltet bzw. gesperrt.

Die in Fig. 1 gezeigte Schaltungsanordnung realisiert folgen de Wahrheitstabelle:

worin OUT^T den vorigen Ausgangszustand des JK-Flipflops 40 angibt.

Nachteile der in Fig. 1 dargestellten bislang üblichen Schal tungsanordnung sind der relativ hohe Schaltungsaufwand, die durch die Schaltung belegte relativ große Chipfläche sowie die lange Laufzeit der Schaltungsanordnung selbst.

Es ist Aufgabe der Erfindung, eine die obige Wahrheitstabelle realisierende vereinfachte Schaltungsanordnung anzugeben, de ren Ausgang dem zuerst wechselnden Eingangssignal folgt und bei der das Entstehen von Querstrom verhindert wird.

Die Aufgabe wird anspruchsgemäß gelöst.

Gemäß einem wesentlichen Aspekt weist eine diese Aufgabe lö sende Schaltungsanordnung ein Verzögerungsglied zum verzöger ten Rückführen ihres Ausgangssignals auf ihre Eingänge so auf, daß die Eingänge auf den nächsten Signalwechsel vorbe reitet werden.

Dabei muß die Bedingung eingehalten werden, daß die Verzöge rungszeit des Verzögerungsglieds größer als die maximale zeitliche Abweichung zwischen den beiden Eingangssignalen ist.

Dies bedeutet, daß zur korrekten Funktion der erfindungsgemä ßen Schaltungsanordnung die maximale zeitliche Abweichung zwischen den beiden Eingangssignalen bekannt sein muß. Sie kann zum Beispiel durch Messung ermittelt und die Verzöge rungszeit des Verzögerungsglieds durch entsprechende Ein stellmittel größer als die gemessene maximale zeitliche Ab weichung zwischen den beiden Eingangssignalen eingestellt werden.

Eine derartige Schaltungsanordnung läßt sich besonders vor teilhaft bei integrierten Halbleiterschaltungen, insbesondere Speicherschaltungen anwenden.

Eine derzeit bevorzugte Ausführungsform einer erfindungsgemä ßen Schaltungsanordnung wird nachstehend unter Bezug auf die Zeichnung näher beschrieben.

Die Zeichnungsfiguren zeigen im einzelnen:

Fig. 1 die bereits beschriebene bislang übliche Schal tungsanordnung und

Fig. 2 ein derzeit bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung.

Die in Fig. 2 gezeigte bevorzugte Ausführungsform einer er findungsgemäßen Schaltungsanordnung verwendet eine durch ein Verzögerungsglied 10 verzögerte Rückführung 11 des Ausgangs signals OUT auf die Schaltungseingänge. Dazu weist die in Fig. 2 gezeigte Schaltungsanordnung ein erstes und zweites Invertierglied 12 und 13 auf, deren Signaleingänge jeweils die Eingangssignale IN1 und IN2 empfangen. Das erste und zweite Invertierglied 12 und 13 wird über einen ersten und zweiten MOS-Transistor 14 und 15 abhängig von dem auf der Rückführungsleitung 11 durch das Verzögerungsglied 10 um die Verzögerungszeit T verzögerte Ausgangssignal OUT freigegeben bzw. gesperrt. Somit bilden das erste und zweite Invertier glied 12 und 13 und die ihnen zugeordneten MOS-Transistoren 14 und 15 einen ersten und zweiten Signalweg I und II, wobei die Ausgänge des ersten und zweiten Invertierglieds 12 und 13 miteinander verbunden sind und über ein drittes, viertes und fünftes Invertierglied 16-18 das Ausgangssignal OUT definie ren, das wie erwähnt dem Verzögerungsglied 10 zugeführt ist. Ersichtlich ist, daß die beiden MOS-Transistoren 14 und 15 komplementäre MOS-Transistoren sind.

Damit die Schaltung ihre Funktion erfüllen und die oben ange gebene Wahrheitstabelle realisieren kann, muß die Verzöge rungszeit T des Verzögerungsglieds 10 größer sein als die ma ximale zeitliche Abweichung zwischen den beiden Eingangs signalen. Somit muß folgende Zeitbedingung erfüllt sein: T < max{abs(t_IN1 - t_IN2)}.

Die maximale zeitliche Abweichung zwischen den beiden Ein gangssignalen muß demnach bekannt sein und kann zum Beispiel durch Messung ermittelt werden, woraufhin die Verzögerungs zeit T des Verzögerungsglieds 10 eingestellt werden kann. Das Verzögerungsglied kann z. B. durch eine Inverterkette reali siert werden.

Die Eingänge der in Fig. 2 gezeigten Schaltung werden demnach durch die um die Zeit T verzögerte Rückführung des Ausgangs signals OUT mittels des Verzögerungsglieds 10 auf den nächst folgenden Signalwechsel vorbereitet.

Somit realisiert das in Fig. 2 gezeigte bevorzugte Ausfüh rungsbeispiel einer erfindungsgemäßen Schaltungsanordnung die obige Wahrheitstabelle mit einfachen und platzsparenderen Bauelementen und verhindert gleichzeitig das Entstehen von Querstrom.

Durch Anwendung der in Fig. 2 gezeigten erfindungsgemäßen Schaltungsanordnung lassen sich durch eine Treiberstufe sowie unterschiedliche Lasten entstehende Laufzeit- und Tastver hältnisfehler zwischen durch einen Taktverteilerbaum verteil ten Taktsignalen aufheben bzw. ausgleichen.

Claims

1. Schaltungsanordnung zum Ausgleich von Laufzeit- und Tastverhältnisunterschieden zweier einem gemeinsamen Ausgang (OUT) zugeführter Eingangssignale (IN1, IN2) annähernd glei cher Frequenz und Phase, wobei die Schaltungsanordnung für jedes jeweils einem Eingang der Schaltungsanordnung anliegen de Eingangssignal (IN1, IN2) einen ersten und zweiten Signal pfad (I, II) bildet, die in Abhängigkeit vom Zustand des Aus gangs (OUT) so beeinflußt werden, daß das Ausgangssignal (OUT) dem zuerst wechselnden Eingangssignal (IN1, IN2) folgt, dadurch gekennzeichnet, daß
die Schaltungsanordnung ein Verzögerungsglied (10) zur Verzö gerung des Ausgangssignals (OUT) aufweist,
daß die Eingangssignale (IN1, IN2) jeweils Signaleingängen eines ersten und zweiten sperr- und freigebbaren Invertier glieds (12, 13) angelegt sind, die den ersten und zweiten Si gnalpfad (I, II) bilden und deren Ausgänge miteinander ver bunden und zum gemeinsamen Ausgang (OUT) geführt sind, und
daß ein Freigabe-/Sperreingang des ersten und zweiten Inver tierglieds (12, 13) mit einem Schaltmittel (14, 15) verbunden ist, das mit dem vom Verzögerungsglied (10) verzögerten Aus gangssignal (OUT) geschaltet wird, um das erste und zweite Invertierglied (12, 13) abhängig von dem verzögerten Aus gangssignal (OUT) freizugeben bzw zu sperren, so daß deren Eingänge auf den nächstfolgenden Eingangssignalwechsel des jeweiligen Eingangssignals (IN1, IN2) vorbereitet sind, wo bei
die Verzögerungszeit (T) des Verzögerungsglieds (10) größer als die maximale zeitliche Abweichung (max{abs(t_IN1 - t_IN2)}) zwischen den beiden Eingangssignalen (IN1, IN2) ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß für das Ausgangssignal (OUT) in Abhängigkeit von den beiden Eingangssignalen (IN1, IN2) folgende Wahrheitstabelle gilt:
wobei OUT^T den vorigen Zustand des Ausgangssignals OUT an gibt.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die maximale zeitliche Abweichung (max{abs(t_IN1 - t_IN2)}) zwischen den beiden Eingangssignalen (IN1, IN2) zuvor durch Messung, Simulation oder Abschätzung ermittelt wird und das Verzöge rungsglied (10) Mittel zum Einstellen der Verzögerungszeit (T) aufweist.

4. Integrierte Halbleiterschaltung, insbesondere Speicher schaltung, die einen Taktverteilungsbaum zur Verteilung eines Taktsignals zu mehreren Schaltungsabschnitten, insbesondere Speicherbänken, aufweist, dadurch gekennzeichnet, daß die integrierte Halbleiterschaltung wenigstens eine Schal tungsanordnung nach einem der Ansprüche 1 bis 3 zum Ausgleich von Laufzeit- und Tastverhältnisfehlern des verteilten Takt signals aufweist.