KR100375519B1

KR100375519B1 - 파형정형회로

Info

Publication number: KR100375519B1
Application number: KR10-2000-0057484A
Authority: KR
Inventors: 나카무라가즈유키
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1999-09-29
Filing date: 2000-09-29
Publication date: 2003-03-10
Also published as: JP2001102909A; JP3428527B2; US6366151B1; TW478256B; KR20010071130A

Abstract

듀티비정정회로(40)는, 각각이 상보클럭신호들 중의 하나를 받는 입력단인버터(22,21), 입력단인버터(22,21) 중의 대응하는 하나로부터의 출력을 받는 제1 파형정형회로(20-4,20-3), 상보클럭신호들 중의 다른 하나를 받는 제2 파형정형회로(20-1,20-2)를 갖는 한 쌍의 회로블록들(15,16)을 포함한다. 파형정형회로들(20-4,20-1;20-3,20-2)의 각각은, 입력신호의 신호전이의 초기단계에서 낮은 출력임피던스를 가지며, 신호전이의 후속단계에서 높은 출력임피던스를 가진다.

Description

파형정형회로{Waveform correction circuit}

본 발명은 파형정형회로에 관한 것으로서, 보다 상세하게는, 듀티비정정회로에 사용되며, 2위상클럭신호들과 같은 상보신호쌍의 듀티비를 정정할 수 있는 파형정형회로에 관한 것이다. 또한, 본 발명은 이러한 듀티비정정회로에 관한 것이다.

CMOSFET디지탈로직회로에 있어서, 전송되는 신호들의 각각은 일반적으로 단일위상신호이고, 이것은 바이폴라ECL회로에 사용되는 것 같은 차동신호쌍과는 상이하다. 일반적으로, 이 단일위상신호는, 상승시간 동안 온상태로 있는 pMOSFET와 하강시간 동안 온상태로 있는 nMOSFET간의 온저항의 차이에 기인한, 단일위상신호의 상승시간과 하강시간 간의 차이를 포함한다. 이는 결과신호의 하이레벨기간과 로우레벨기간 간에 시간차를 발생시키고, 이에 의해, 결과신호는 불규칙성을 갖거나 그 파형의 듀티비가 변한다. 이는 CMOS디지탈로직회로에서 해결되어야 할 근본적인 문제점들중 하나로 여겨진다.

도 1은 50%의 이상적인 듀티비를 갖는 상보신호들인 "A" 및 "A_"의 쌍의 타이밍도로서, 이 도면에서 병발신호전이(concurrent signal transition)가 상보신호들 간에 얻어진다. 다시 말하면, 신호"A"의 상승에지 "Ar"은 신호"A_"의 하강에지"A_f"와 동시에 발생하고, 반면, 신호"A"의 하강에지"Af"는 신호"A_"의 상승에지"A_r"과 동시에 발생한다.

이러한 상보신호들 "A" 및 "A_"가 각 CMOSFET들에 의해 전달되면, 결과신호들은, 반도체장치들의 제조공정의 불규칙성 또는 신호들간의 경로길이의 차이로 인해, 도 2에 도시된 바와 같은 듀티비의 변화 뿐 아니라 그것들 간에 스큐(skew)를 갖는다. 예들 들면, 도 2에서, 신호"A_"는 이상적인 하강에지(점선으로 표시)와 실제 하강에지"A_f"간에 스큐를 가지며, 또 하이레벨기간과 로우레벨기간 간에 시간차(Tcyc)를 갖는다. 이 시간차(Tcyc)는, 이상적인 타이밍(S)을 참조하여 도 2에 나타낸 바와 같이, 50％로부터 벗어나는 듀티비의 불규칙성을 야기한다.

그것들 간에 스큐를 갖는 신호쌍의 합성기술이 "Technical Digest of VLSI Circuit Symposium 1998"에 개시되어 있다. 도 3은 이 문헌에 기개된 회로구성을 보여주며, 그 회로에서는 각각이 동일한 클럭주파수를 가지며 클럭신호들 간에 특정 위상차를 갖는 클럭신호들(Ф1,Ф2)중의 하나를 받는, 한 쌍의 인버터들(11 및 12)의 출력들이 파형들의 합성 또는 중첩을 위해 연결된다. 이는, 두 인버터들(11 및 12)의 MOSFET들이 그것들 간에 트랜지스터사이즈의 특정한 차이를 가지는 한, 두 클럭신호들(Ф1 및 Ф2)간의 중간타이밍을 갖는 중간파형을 제공한다.

보다 상세하게는, 도 3에서, 예컨대, 신호(Ф2)에 대하여 위상이 선행하는 신호(Ф1)를 받는 인버터(11)내의 MOSFET들은, 신호(Ф2)를 받는 인버터(12)내의 MOSFET들의 트랜지스터사이즈보다 더 큰 트랜지스터사이즈를 갖는다. 다시 말하면, 인버터(11)내의 MOSFET들은 인버터(12)내의 MOSFET들에 비교하여 낮은 출력임피던스를 갖는다.

도 3의 구성은, 신호(Ф1)의 입력과 신호(Ф2)의 입력간의 시간간격동안, 인버터들(11,12)간에 관통전류가 흐르게 한다. 상술한 바와 같은 트랜지스터 사이즈의 차이는, 보다 큰 트랜지스터사이즈를 갖는 인버터(11)내의 MOSFET들의 동작을 가속시켜 관통전류에 의해 야기된 스위칭속도의 감소를 방지하고, 그렇지 않다면 중간타이밍으로부터 지연될 스위치타이밍을 가속시킨다.

상술한 기술에서, 일반적으로, 한 쌍의 신호들(Ф1 및 Ф2) 중의 어느 신호가 선행할 것인가에 대하여 미리 결정할 필요가 있다. 설계된 회로구성과는 반대로 신호(Ф1)에 대하여 신호(Ф2)가 선행한다면, 이 회로구성은 의도하는 동작을 제공할 수 없다. 또한, 상술한 기술은 듀티비의 변화에 대한 문제는 언급하지 않고 있다.

따라서, 본 발명의 목적은, 듀티비와 스큐에 관하여 한 쌍의 상보신호들을 정정할 수 있는, 듀티비정정회로에 사용하기 위한 파형정형회로를 제공하는 것에 있다.

본 발명의 다른 목적은 이러한 듀티비정정회로를 제공하는 것에 있다.

도 1은 이상적인 듀티비(duty ratio) 및 병발타이밍을 갖는 한 쌍의 상보신호(complementary signal)들의 타이밍도이다.

도 2는 벗어난 듀티비와 벗어난 타이밍을 갖는 상보신호쌍의 다른 타이밍도이다.

도 3은 출판물에 개시된 종래 파형정형회로를 나타내는 회로도이다.

도 4는 본 발명의 제1 실시예에 따른 파형정형회로의 회로도이다.

도 5는 본 발명의 제2 실시예에 따른 듀티비정정회로이다.

도 6은 도 5의 듀티비정정회로에서 신호의 타이밍도이다.

도 7은 본 발명의 제3 실시예에 따른 듀티비정정회로의 회로도이다.

※도면의 주요부분에 대한 부호의 설명

10 : 조합회로 14 : 지연회로

15,16 : 회로블록 20 : 파형정형회로

40 : 듀티비정정회로

본 발명은, 바람직한 실시예에 있어서, 입력 및 출력단자들, 제1 및 제2 pMOSFET들, 제1 및 제2 nMOSFET들, 그리고 지연게이트를 포함하는 파형정형회로를 제공하고, 제1 pMOSFET과 제1 nMOSFET은 입력단자에 함께 연결된 게이트들과 출력단자에 함께 연결된 드레인들을 가지며, 제2 pMOSFET과 제2 nMOSFET중의 하나는 제1 소오스라인과 제1 pMOSFET의 소오스 사이에 연결되며, 제2 pMOSFET과 제2 nMOSFET중의 다른 하나는 제2 소오스라인과 nMOSFET의 소오스 사이에 연결되고, 지연게이트는 입력단자에 연결된 입력과 제2 pMOSFET 및 제2 nMOSFET의 게이트들에 연결된 출력을 가진다.

본 발명에 따르면, 파형정형회로는, 입력신호의 신호전이 후의 초기단계동안에는 낮은 출력임피던스를 가지며, 후속단계동안에는 높은 출력임피던스를 갖는다. 이 파형정형회로는, 도 3의 회로에 사용되는 경우에, 제1 및 제2 입력단자들을 통해 입력되는 클럭신호들(Ф1,Ф2) 사이의 중간타이밍을 얻기 위한 적절한 파형을 제공한다. 이 파형정형회로는 상보신호쌍의 듀티비를 정정하기 위한 듀티비정정회로에 사용될 수도 있다.

또한, 본 발명은, 제1 입력신호를 받아서 제1 출력신호를 전달하는 제1 회로블록과, 제1 입력신호와 상보적인 제2 입력신호를 받아서 제2 출력신호를 전달하는 제2 회로블록을 포함하고, 제1 및 제2 회로블록들 각각은, 제1 및 제2 입력신호들 중의 하나를 받는 입력단인버터, 입력단인버터로부터의 출력을 받는 제1 인버터회로, 제1 및 제2 입력신호들 중의 다른 하나를 받는 제2 인버터회로, 및 제1 및 제2 인버터회로들의 출력들에 연결된 입력을 갖는 출력단인버터를 포함하는 듀티비정정회로를 제공한다.

본 발명의 상술한 및 다른 목적들, 특징들 및 이점들은 첨부한 도면들을 참조한 하기의 설명으로부터 보다 분명해질 것이다.

이하, 첨부한 도면들을 참조하여 본 발명을 보다 상세하게 설명한다. 이 도면들에 있어서, 유사한 구성요소에는 유사한 참조번호를 부여하였다.

도 4를 참조하면, 본 발명의 제1 실시예에 따른, 전체가 번호 20으로 표시된 파형정형회로는 기본적으로 인버터로서 기능한다. 파형정형회로 또는 인버터회로(20)는, 인버터로서 기능하는 조합회로(10)와, 홀수의 인버터들(INV1~INV5)을 구비하고 입력단자에 연결된 입력을 갖는 지연회로(14)를포함한다. 조합회로(10)는 pMOSFET(MP1)과, pMOSFET(MP1)의 게이트 및 드레인에 각각 연결된 게이트 및 드레인을 갖는 nMOSFET(MN1)을 포함한다. pMOSFET(MP1)과 nMOSFET(MN1)의 게이트들은 파형정형회로(20)의 입력노드 또는 입력단자를 구성하고, 반면, pMOSFET(MP1)과 nMOSFET(MN1)의 드레인들은 파형정형회로(20)의 출력노드 또는 출력단자를 구성한다.

조합회로(10)는, 전원선(Vdd)과 pMOSFET(MP1)의 소오스 사이에 연결된 pMOSFET(MP2)과, nMOSFET(MN1)의 소오스와 접지 사이에 연결된 nMOSFET(MN2)를 더 포함한다. pMOSFET(MP2)과 nMOSFET(MN2)의 게이트들은 지연회로(14)의 출력에 연결된다. 조합회로(10)는 pMOSFET(MP2)과 nMOSFET(MN2)에 각각 병렬연결된 pMOSFET(MP3)과 nMOSFET(MN3)도 포함한다. pMOSFET(MP3)의 게이트는 접지에 연결되고 nMOSFET(MN3)의 게이트는 전원선(Vdd)에 연결된다.

본 실시예의 파형정형회로(20)에 있어서, pMOSFET(MP1)과 nMOSFET(MN1)은 입력신호를 반전시켜 반전된 출력신호를 전달하는 인버터(통상의 인버터)를 형성하고, 적어도 pMOSFET(MP3)과 nMOSFET(MN3)은 동작전류를 운반하는 전류경로이다.

입력신호가 로우레벨에서 하이레벨로 상승하면, pMOSFET(MP1)과 nMOSFET(MN1)은 각각 턴오프 및 턴온된다. 이 단계에서, pMOSFET(MP2)과 nMOSFET(MN2)의 게이트들의 전위는, 지연회로(14)가 반전된 입력신호를 전달할 때까지, 하이레벨로 유지된다. 따라서, nMOSFET(MN1)은 온상태이고 nMOSFET(MN3)이 출력노드로부터 흐르는 전류를 접지로 운반하도록 도와주며, 이에 의해, 조합회로(10)는 신호전이의 초기단계에서 낮은 출력임피던스를 가진다.

입력신호가 지연회로(14)를 통과한 후, pMOSFET(MP2)과 nMOSFET(MN2)의 게이트들은 로우레벨이 되고, 이에 의해, pMOSFET(MP2)과 nMOSFET(MN2)은 각각 턴온 및 턴오프된다. 따라서, 출력노드로부터 조합회로(10)로의 전류는 nMOSFET(MN3)를 통해서만 접지로 흐르고, 이에 의해, 조합회로(10)는 이 후속단계의 신호전이에서 보다 높은 출력임피던스를 가진다.

입력신호가 하이레벨에서 로우레벨로 떨어지면, pMOSFET(MP1)과 nMOSFET(MN1)은 각각 턴온 및 턴오프된다. 이 단계에서, pMOSFET(MP2)과 nMOSFET(MN2)의 게이트들의 전위는, 지연회로(14)가 반전된 입력신호를 전달할 때까지, 로우레벨로 유지된다. 따라서, pMOSFET(MP2)은 온상태이고 pMOSFET(MP3)이 전원선(Vdd)으로부터 흐르는 전류를 출력노드로 운반하도록 도와주며, 이에 의해, 조합회로(10)는 이 단계에서 낮은 출력임피던스를 가진다.

입력신호가 지연회로(14)를 통과한 후, pMOSFET(MP2)과 nMOSFET(MN2)의 게이트들은 하이레벨이 되어, pMOSFET(MP2)과 nMOSFET(MN2)은 각각 턴오프 및 턴온된다. 따라서, 전원선(Vdd)으로부터의 조합회로(10)의 전류는 pMOSFET(MP3)를 통해서만 출력노드로 흐르고, 이에 의해, 조합회로(10)는 이 단계에서 보다 높은 출력임피던스를 가진다.

요약하면, 입력신호의 전이후, 조합회로(10)는, 지연회로(14)가 입력신호를 전달할 때까지 낮은 출력임피던스를 가지며, 지연회로(14)가 입력신호를 전달한 후에는 높은 임피던스를 가진다. 실제 출력임피던스들은, 출력노드의 전위강하를 위해 nMOSFET들(MN1,MN2 및 MN3)의 트랜지스터사이즈들을 조정하고 출력노드의 전위상승을 위해 pMOSFET들(MP1,MP2 및 MP3)의 트랜지스터사이즈들을 조정함으로써 결정된다.

도 4의 파형정형회로는 도 3의 괄호안의 숫자 20-5 및 20-6으로 도시된 신호합성회로에 사용될 수 있고, 인버터들(11 및 12)를 대체할 수 있다. 이 구성은 신호합성회로가 클럭신호들(Ф1 및 Ф2)중의 선행하는 하나를 받는 파형정형회로들(20-5 및 20-6)중 하나에는 낮은 출력임피던스를 가지게 하고, 클럭신호들(Ф1 및 Ф2)중 지연된 하나를 받는 파형정형회로들(20-5 및 20-6)중 다른 하나에는 높은 임피던스를 가지게 한다. 따라서, 파형정형회로들(20-5 및 20-6)에서의 MOSFET들의 출력임피던스들은 미리 결정될 필요가 없다.

상기 실시예에서, MOSFET들은 파형정형회로에 사용된다. 그러나, 본 발명은 금속절연반도체FET(MISFET)를 포함하는 넓은 파형정형회로에 적용될 수 있다.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 듀티비정정회로(40)는, 각각이 제1 인버터(22 또는 21), 도 4에 도시된 바와 같은 한 쌍의 파형정형회로들(20-4,20-1 또는 20-3,20-2), 그리고, 제2 인버터(23 또는 24)를 구비한 제1 및 제2 회로블럭들(15 및 16)을 포함한다. 두 파형정형회로들(20-4,20-1 또는 20-3,20-2)의 출력들은 제2 인버터들(23 또는 24)의 입력에 연결된다.

제1 회로블록(15)에서, 제1 인버터(22)는 신호"A_"를 받아서 신호"B_"를 전달하고, 파형정형회로(20-4)는 제1 인버터(22)로부터 신호"B_"를 받으며, 파형정형회로(20-1)는 신호"A"를 받고, 제2 인버터(23)는 두 파형정형회로들(20-4 및 20-1)로부터 합성신호들을 받는다.

제2 회로블록(16)에 있어서, 제1 인버터(21)는 신호"A"를 받아서 신호"B"를전달하고, 파형정형회로(20-3)는 제1 인버터(21)로부터 신호"B"를 받으며, 파형정형회로(20-2)는 신호"A_"를 받고, 제2 인버터(24)는 두 파형정형회로들(20-3 및 20-2)로부터 합성신호들을 받는다.

두 제2 인버터들(23 및 24)의 출력들은, 아래에 설명된 것 같은, 상보신호들 "A" 및 "A_"로부터 정형된 한 쌍의 상보신호들을 구성한다.

도 6을 참조하면, 상보신호들 "A" 및 "A_"은 그것들 간에 스큐를 가지며, 각각은 불규칙한 듀티비를 가진다. 신호 "B" 및 "B_"는 각각 신호 "A" 및 "A_"로부터 생성된다. 제1 회로블록(15)에서, 신호 "A"와 신호 "A"의 레벨에 대응하는 신호 "B_"는 파형정형회로들(20-4 및 20-1)에서의 신호반전 후에 중간타이밍을 얻기 위해 서로 합성된다. 합성신호는 제2 인버터에 의해 반전되어 (신호 "A"+신호 "B_")/2에 대응하는 신호 "C"가 출력된다. 제2 회로블록(16)에서, 신호 "C_"는 신호 "A_"와 "B"로부터 유사하게 생성된다.

상술한 동작에서, 각 회로블록(15 또는 16)에서의 두 파형정형회로의 출력들의 합성이 신호 "A" 및 "B_" 또는 "A_" 및 "B" 사이의 중간타이밍을 제공하기 때문에, 결과신호 "C" 또는 "C_"는 실질적으로 50％의 듀티비를 가지며, 두 신호 "C" 및 "C_"는 신호 "C"의 상승과 신호"C_"의 하강간에 또는 그 반대의 경우에 실질적으로 병발타이밍을 갖는다.

본 실시예의 듀티비정정회로(40)는 상보클럭신호를 제공하는 2위상클럭시스템에 사용될 수 있다. 듀티비정정회로(40)는, 출력클럭신호에 대하여 실질적으로 50％의 듀티비를 얻을 수 있는 클럭시스템의 어느 위치에 삽입될 것이다.

본 발명의 듀티비정정회로의 변형예에 있어서, 파형정형회로들(20-1~20-4)은 통상의 인버터들로써 대체된다. 통상의 인버터들은 클럭신호들의 정확한 중간타이밍을 제공할 수는 없지만, 출력신호 "C" 및 "C_"는, 예를 들어, 각각 신호 "A" 및 반전신호 "A_"를 받으며 서로 연결된 출력들을 가진 인버터들의 출력들의 합성으로 인해, 입력신호 "A" 및 "A_"의 타이밍으로부터 정정된 정정타이밍을 가진다.

제1 인버터들(21 및 22)은 동일한 지연을 가져야 하며, 따라서, 각 인버터(21,22)는, 각 인버터(21,22)의 전체지연이 인버터들(21,22)중의 다른 것의 전체지연과 동일한 한, 복수개의 종속접속된(cascaded) 통상의 인버터들을 포함할 수 있다.

듀티비정정회로(40)는 단일클럭신호를 받는 클럭시스템에 사용될 수 있다. 이러한 예가 도 7에 도시되어 있고, 이 시스템에서는, 인버터(41)가 도 6에 도시된 듀티비정정회로(40)에 추가로 설치되어 신호"A_"를 생성한다. 도 7의 신호 "A"와 "A_"가 그것들 간에 벗어난 타이밍들을 갖지만, 출력신호 "C" 및 "C_"는 그것들간에 실질적으로 병발한 타이밍을 갖는다.

상술한 바와 같이, 도 4의 파형정형회로(20)는 신호전이 후의 초기단계동안에는 낮은 출력임피던스를 가지며 초기단계후의 후속단계동안에는 높은 출력임피던스를 갖는다. 한 쌍의 파형정형회로들(20)은 상이한 타이밍들과 50％ 벗어난 듀티비들을 갖는 한 쌍의 입력신호들을 받아, 각각 50％의 듀티비를 갖는 상보신호들을 출력한다.

상기 실시예들은 단지 예들로서 설명되었기 때문에, 본 발명은 상기 실시예들에 한정되는 것은 아니며, 당업자에게는 본 발명의 범위에서 벗어나지 않고 다양한 변형들 또는 변경들이 가능하다.

예컨대, 제1 실시예에서, 제2 pMOSFET(MP2) 및 제2 nMOSFET(MN2)는 위치가 뒤바뀌어도 좋고, 마찬가지로, 제3 pMOSFET(MP3) 및 제3 nMOSFET(MN3)도 위치가 뒤바뀌어도 좋다.

상술한 바와 함께, 본 발명의 듀티비정정회로 및 파형정형회로에 따르면, 상보신호쌍은 개선된 듀티비와 신호전이를 위한 개선된 타이밍을 갖도록 정형될 수 있다.

Claims

입력 및 출력단자들, 제1 및 제2 pMISFET들(MP1, MP2), 제1 및 제2 nMISFET들(MN1,MN2), 그리고 지연게이트(14)를 포함하고, 상기 지연게이트는 홀수개의 복수의 인버터들을 구비하며, 상기 제1 pMISFET(MP1)과 상기 제1 nMISFET(MN1)은 상기 입력단자에 함께 연결된 게이트들과 상기 출력단자에 함께 연결된 드레인들을 가지며, 상기 제2 pMISFET(MP2)은 제1 소오스라인(Vdd)과 상기 제1 pMISFET(MP1)의 소오스 사이에 연결되며, 상기 제2 nMISFET(MN2)은 제2 소오스라인(Gnd)과 상기 제1 nMISFET(MN1)의 소오스 사이에 연결되고, 상기 지연게이트(14)는 상기 입력단자에 연결된 입력과 상기 제2 pMISFET(MP2) 및 상기 제2 nMISFET(MN2)의 상기 게이트들에 연결된 출력을 갖는 파형정형회로.
제1항에 있어서, 상기 지연게이트(14)는 상기 입력단자에서의 레벨을 반전시켜 반전된 지연신호를 상기 제2 pMISFET(MP2) 및 상기 제2 nMISFET(MN2)의 상기 게이트들로 전달하는 파형정형회로.
제1항에 있어서, 제3 pMISFET(MP3)과 제3 nMISFET(MN3)을 더 포함하며, 상기 제3 pMISFET(MP3)은 상기 제2 pMISFET(MP2)와 병렬로 연결되고, 상기 제3 nMISFET(MN3)은 상기 제2 nMISFET(MN2)와 병렬로 연결되는 것을 특징으로 하는 파형정형회로.
제1 입력신호를 받아서 제1 출력신호를 전달하는 제1 회로블록(15)과, 상기 제1 입력신호와 상보적인 제2 입력신호를 받아서 제2 출력신호를 전달하는 제2 회로블록(16)을 포함하고, 상기 제1 및 제2 회로블록들(15,16)의 각각은, 상기 제1 및 제2 입력신호들 중의 하나를 받는 입력단인버터(22,21), 상기 입력단인버터(22,21)로부터의 출력을 받는 제1 인버터회로(20-4,20-3), 상기 제1 및 제2 입력신호들 중의 다른 하나를 받는 제2 인버터회로(20-1,20-2), 및 상기 제1 및 제2 인버터회로들(20-4,20-1;20-3,20-2)의 출력들에 연결된 입력을 갖는 출력단인버터(23,24)를 구비하는 듀티비정정회로.
제4항에 있어서, 각각의 상기 인버터회로(20-4,20-1,20-3,20-2)는 통상의 인버터인 것을 특징으로 하는 듀티비정정회로.
제4항에 있어서, 상기 제1 및 제2 인버터회로들(20-4,20-1,20-3,20-2)의 각각은, 상기 입력신호의 신호전이 동안 제1 출력임피던스를 가지며, 상기 신호전이의 후속단계동안 상기 제1 출력임피던스 보다 높은 제2 출력임피던스를 가지는 것을 특징으로 하는 듀티비정정회로.
제4항에 있어서, 각각의 상기 인버터회로(20-4,20-1,20-3,20-2)는, 지연인버터게이트(14), 제1 및 제2 pMISFET들(MP1,MP2) 및 제1 및 제2 nMISFET들(MN1,MN2)을 포함하고, 상기 제1 pMISFET(MP1)과 상기 제1 nMISFET(MN1)은 입력단자에 함께 연결된 게이트들과 출력단자에 함께 연결된 드레인들을 가지며, 상기 제2 pMISFET(MP2)은 제1 소오스라인과 상기 제1 pMISFET(MP1)의 소오스 사이에 연결되며, 상기 제2 nMISFET(MN2)은 제2 소오스라인과 상기 제1 nMISFET(MN1)의 소오스 사이에 연결되고, 상기 지연인버터게이트는 상기 입력단자에 연결된 입력과 상기 제2 pMISFET(MP2) 및 상기 제2 nMISFET(MN2)의 상기 게이트들에 연결된 출력을 가지는 것을 특징으로 하는 듀티비정정회로.
제7항에 있어서, 상기 인버터회로(15,16)는 제3 pMISFET(MP3) 및 제3 nMISFET(MN3)을 더 구비하며, 상기 제3 pMISFET(MP3)은 상기 제2 pMISFET(MP2)와 병렬로 연결되고, 상기 제3 nMISFET(MN3)은 상기 제2 nMISFET(MN2)와 병렬로 연결되는 것을 특징으로 하는 듀티비정정회로.
제4항에 있어서, 상기 입력인버터들(22,21)의 각각은 홀수개의 종속접속된 통상의 인버터들을 가지는 것을 특징으로 하는 듀티비정정회로.
제4항에 있어서, 상기 제1 및 제2 입력신호들은 상보클럭신호들인 것을 특징으로 하는 듀티비정정회로.
제10항에 있어서, 상기 제1 입력신호를 받아서 상기 제2 입력신호를 상기 제2 회로블록(16)으로 출력하는 상보신호발생기(41)를 더 구비하는 것을 특징으로 하는 듀티비정정회로.
제8항에 있어서, 상기 제1 및 제2 입력신호들은 상보클럭신호들인 것을 특징으로 하는 듀티비정정회로.
제12항에 있어서, 상기 제1 입력신호를 받아서 상기 제2 입력신호를 상기 제2 회로블록(16)으로 출력하는 상보신호발생기(41)를 더 구비하는 것을 특징으로 하는 듀티비정정회로.
제1 반복주파수를 갖는 제1 펄스신호를 받는 제1 파형정형회로(20-5), 상기 제1 반복주파수를 갖는 제2 펄스신호를 받는 제2 파형정형회로(20-6), 및 상기 제1 및 제2 파형정형회로들(11,12)의 출력들에 연결된 입력을 갖는 인버터(13)를 포함하고, 상기 제1 및 제2 파형정형회로들(11,12)의 각각은 인버터회로로서 동작하며, 상기 인버터회로는 상기 입력신호의 신호전이의 제1 단계동안에는 제1 출력임피던스를 갖고 상기 신호전이의 후속단계동안에는 상기 제1 출력임피던스보다 높은 제2 출력임피던스를 갖는 신호합성회로.