JP2001102909A - 半導体集積回路及びこれを用いた波形整形回路 - Google Patents
半導体集積回路及びこれを用いた波形整形回路Info
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Abstract
(57)【要約】
【課題】 デューティ変動を修正し、デューティ５０％
の信号を得る波形整形回路を実現する。 【解決手段】 出力インピーダンスが、入力信号がスイ
ッチングする毎に、まず低インピーダンス状態となり、
さらに一定時間後に高インピーダンス状態に変化するよ
うに構成したインバータ回路２０−１〜２０−４を用い
る。２つの相補な信号Ａ及びＡ＿を入力とし、それぞれ
に対して反転信号Ｂ及びＢ＿を生成し、出力端子が短絡
されたインバータ回路２０−１及び２０−４、２０−２
及び２０−３に入力する。こうすることで、それぞれ立
上がりタイミングと立下がりタイミングがと同時となる
とともに、ハイレベルの期間とローレベルの期間もまた
同じとなった新たな相補な信号Ｃ及びＣ＿を得る。
の信号を得る波形整形回路を実現する。 【解決手段】 出力インピーダンスが、入力信号がスイ
ッチングする毎に、まず低インピーダンス状態となり、
さらに一定時間後に高インピーダンス状態に変化するよ
うに構成したインバータ回路２０−１〜２０−４を用い
る。２つの相補な信号Ａ及びＡ＿を入力とし、それぞれ
に対して反転信号Ｂ及びＢ＿を生成し、出力端子が短絡
されたインバータ回路２０−１及び２０−４、２０−２
及び２０−３に入力する。こうすることで、それぞれ立
上がりタイミングと立下がりタイミングがと同時となる
とともに、ハイレベルの期間とローレベルの期間もまた
同じとなった新たな相補な信号Ｃ及びＣ＿を得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
これを用いた波形整形回路に関し、特に２相クロックを
発生するための半導体デジタル集積回路及びこれを用い
た波形整形回路に関する。
これを用いた波形整形回路に関し、特に２相クロックを
発生するための半導体デジタル集積回路及びこれを用い
た波形整形回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor ）デジタル論理回路においては、差動信
号で駆動されるバイポーラＥＣＬ（Emitter coupled lo
gic ）回路等とは異なり、信号は基本的に単相で使用さ
れる。このために、例えばＣＭＯＳインバータ回路によ
るクロック信号の伝送等においては、ＣＭＯＳインバー
タ内の出力立上げ時に導通となるｐ型ＭＯＳＦＥＴと、
出力立下げ時に導通となるｎ型ＭＭＯＳＦＥＴの導通抵
抗の差により、出力信号の立上がり時間と立下がり時間
に差が生じる。この結果として、出力波形のハイレベル
の期間とローレベルの期間の間に時間差が生じる。これ
は波形のデューティ変動と呼ばれ、ＣＭＯＳデジタル論
理回路での問題点の一つとなっている。
Semiconductor ）デジタル論理回路においては、差動信
号で駆動されるバイポーラＥＣＬ（Emitter coupled lo
gic ）回路等とは異なり、信号は基本的に単相で使用さ
れる。このために、例えばＣＭＯＳインバータ回路によ
るクロック信号の伝送等においては、ＣＭＯＳインバー
タ内の出力立上げ時に導通となるｐ型ＭＯＳＦＥＴと、
出力立下げ時に導通となるｎ型ＭＭＯＳＦＥＴの導通抵
抗の差により、出力信号の立上がり時間と立下がり時間
に差が生じる。この結果として、出力波形のハイレベル
の期間とローレベルの期間の間に時間差が生じる。これ
は波形のデューティ変動と呼ばれ、ＣＭＯＳデジタル論
理回路での問題点の一つとなっている。
【０００３】さらに、図５に示されているように、本
来、波形のデューティが５０％で、かつそれぞれの信号
立上がりタイミング（Ａｒ、Ａ＿ｒ）と立下がりタイミ
ング（Ａ＿ｆ、Ａｆ）とが揃っている信号Ａと、その相
補信号であるＡ＿（以下、「＿」は相補信号であること
を示すものとする。）とを、２つのＣＭＯＳインバータ
列により駆動し、信号伝送を行う場合を考える。この場
合、２つのインバータ列間に製作ばらつきや、配線長差
等に起因する遅延差（スキュー）が生じてしまう。この
ため、結果として、図６に示されているような、デュー
ティ変動とスキューとを同時に含んだ信号となってしま
う。
来、波形のデューティが５０％で、かつそれぞれの信号
立上がりタイミング（Ａｒ、Ａ＿ｒ）と立下がりタイミ
ング（Ａ＿ｆ、Ａｆ）とが揃っている信号Ａと、その相
補信号であるＡ＿（以下、「＿」は相補信号であること
を示すものとする。）とを、２つのＣＭＯＳインバータ
列により駆動し、信号伝送を行う場合を考える。この場
合、２つのインバータ列間に製作ばらつきや、配線長差
等に起因する遅延差（スキュー）が生じてしまう。この
ため、結果として、図６に示されているような、デュー
ティ変動とスキューとを同時に含んだ信号となってしま
う。
【０００４】つまり、図５においては、同図中の基準タ
イミングＳと比較すると、波形のデューティが５０％
で、かつ、信号Ａと信号Ａ＿とは信号立上がりタイミン
グから信号立下がりタイミングまでの期間が一致してい
る。これに対し、図６においては、スキューｓｋｅｗが
生じた結果、本来の信号立上がり（立下がり）タイミン
グから時間Ｔｃｙｃ遅れたタイミングで信号が立上がっ
て（立下がって）いる。さらに、同図中の基準タイミン
グＳと比較すると、デューティが変動して５０％ではな
くなっている。
イミングＳと比較すると、波形のデューティが５０％
で、かつ、信号Ａと信号Ａ＿とは信号立上がりタイミン
グから信号立下がりタイミングまでの期間が一致してい
る。これに対し、図６においては、スキューｓｋｅｗが
生じた結果、本来の信号立上がり（立下がり）タイミン
グから時間Ｔｃｙｃ遅れたタイミングで信号が立上がっ
て（立下がって）いる。さらに、同図中の基準タイミン
グＳと比較すると、デューティが変動して５０％ではな
くなっている。
【０００５】また、１９９８年のＶＬＳＩサーキットシ
ンポジウム（ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｓｙｍｐｏｓ
ｉｕｍ）において、ダイジェスト（Ｄｉｇｅｓｔ）の２
１５頁に記載されている、単純なインバータを２つ用
い、２つの信号から、その中間のタイミング信号を発生
する波形合成手法が提案されている。これは、図７に示
されているように、２つの位相差のあるクロック信号φ
１、φ２から、それぞれを入力とする２つのインバータ
回路の出力を単純に結線し、その２つの波形の中間のタ
イミングを合成するものである。単純にインバータの出
力を接続しただけでは、中間のタイミングは得られず、
この論文においては、インバータを構成するＭＯＳＦＥ
Ｔサイズに差をつけることで、中間タイミングの波形が
得られるように工夫している。
ンポジウム（ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｓｙｍｐｏｓ
ｉｕｍ）において、ダイジェスト（Ｄｉｇｅｓｔ）の２
１５頁に記載されている、単純なインバータを２つ用
い、２つの信号から、その中間のタイミング信号を発生
する波形合成手法が提案されている。これは、図７に示
されているように、２つの位相差のあるクロック信号φ
１、φ２から、それぞれを入力とする２つのインバータ
回路の出力を単純に結線し、その２つの波形の中間のタ
イミングを合成するものである。単純にインバータの出
力を接続しただけでは、中間のタイミングは得られず、
この論文においては、インバータを構成するＭＯＳＦＥ
Ｔサイズに差をつけることで、中間タイミングの波形が
得られるように工夫している。
【０００６】すなわち、進み位相の波形が入力されるイ
ンバータのサイズを大きく（出力インピーダンスを小さ
く）し、遅れ位相の波形が入力されるインバータのサイ
ズを小さく（出力インピーダンスを大きく）設定するこ
とで中間タイミング発生を実現している。これは、進み
信号の入力後、遅れ信号の入力までの期間は、２つのイ
ンバータ間に貫通電流が流れ、スイッチング速度が低下
し、中間タイミングより遅れたタイミングしか出力でき
ないことになるため、先にスイッチングする側のインバ
ータのトランジスタサイズをより大きくすることで出力
インピーダンスを下げ、合成タイミングを中間タイミン
グに近づけるものである。
ンバータのサイズを大きく（出力インピーダンスを小さ
く）し、遅れ位相の波形が入力されるインバータのサイ
ズを小さく（出力インピーダンスを大きく）設定するこ
とで中間タイミング発生を実現している。これは、進み
信号の入力後、遅れ信号の入力までの期間は、２つのイ
ンバータ間に貫通電流が流れ、スイッチング速度が低下
し、中間タイミングより遅れたタイミングしか出力でき
ないことになるため、先にスイッチングする側のインバ
ータのトランジスタサイズをより大きくすることで出力
インピーダンスを下げ、合成タイミングを中間タイミン
グに近づけるものである。
【０００７】
【発明が解決しようとする課題】しかるに、上述した文
献に記載されている方法においては、２つのクロック信
号の間の進み、遅れ関係が予め決まっていなければなら
ない。図７においては、φ１はφ２よりも位相が進んで
いなければならず、２つの波形の進み、遅れの関係が逆
転してしまえば意図した動作が実現できないといういう
欠点がある。
献に記載されている方法においては、２つのクロック信
号の間の進み、遅れ関係が予め決まっていなければなら
ない。図７においては、φ１はφ２よりも位相が進んで
いなければならず、２つの波形の進み、遅れの関係が逆
転してしまえば意図した動作が実現できないといういう
欠点がある。
【０００８】また、先述したデューティ変動問題に関し
ては、信号源において、デューティ５０％のクロック信
号を発生できたとしても、波形伝送中に、デューティ変
動が生じてしまうことがある。その結果として、デジタ
ル回路の動作マージンを低下させてしまうという欠点が
ある。
ては、信号源において、デューティ５０％のクロック信
号を発生できたとしても、波形伝送中に、デューティ変
動が生じてしまうことがある。その結果として、デジタ
ル回路の動作マージンを低下させてしまうという欠点が
ある。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はデューティ変
動を修正することのできる半導体集積回路及びこれを用
いた波形整形回路を提供することである。
るためになされたものであり、その目的はデューティ変
動を修正することのできる半導体集積回路及びこれを用
いた波形整形回路を提供することである。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路は、ゲート端子同士を接続して入力端子としかつド
レイン端子同士を接続して出力端子とした互いに異なる
導電型の第１及び第２のトランジスタからなるインバー
タ回路と、前記第１及び第２のトランジスタにそれぞれ
対応して設けられ対応するトランジスタと電源との接続
をオンオフする第３及び第４のトランジスタと、前記入
力端子への入力信号を反転しかつ所定時間遅延させた出
力信号を前記第３及び第４のトランジスタのゲート端子
に印加してオンオフ制御する制御回路とを含むことを特
徴とする。また、前記第３及び第４のトランジスタは、
前記第１及び第２のトランジスタのうち同じ導電型のト
ランジスタと対応して設けられたことを特徴とする。さ
らに、前記制御回路は、インバータ回路が奇数段直列接
続されてなることを特徴とする。
回路は、ゲート端子同士を接続して入力端子としかつド
レイン端子同士を接続して出力端子とした互いに異なる
導電型の第１及び第２のトランジスタからなるインバー
タ回路と、前記第１及び第２のトランジスタにそれぞれ
対応して設けられ対応するトランジスタと電源との接続
をオンオフする第３及び第４のトランジスタと、前記入
力端子への入力信号を反転しかつ所定時間遅延させた出
力信号を前記第３及び第４のトランジスタのゲート端子
に印加してオンオフ制御する制御回路とを含むことを特
徴とする。また、前記第３及び第４のトランジスタは、
前記第１及び第２のトランジスタのうち同じ導電型のト
ランジスタと対応して設けられたことを特徴とする。さ
らに、前記制御回路は、インバータ回路が奇数段直列接
続されてなることを特徴とする。
【００１１】なお、前記第３及び第４のトランジスタに
それぞれ対応して設けられ対応するトランジスタと並列
に接続され、かつ、ゲート端子に所定電圧が常時印加さ
れることによって常時通電状態とされた第５及び第６の
トランジスタを更に含んでも良い。
それぞれ対応して設けられ対応するトランジスタと並列
に接続され、かつ、ゲート端子に所定電圧が常時印加さ
れることによって常時通電状態とされた第５及び第６の
トランジスタを更に含んでも良い。
【００１２】本発明による波形整形回路は、互いに相補
な第１及び第２の信号にそれぞれ対応して設けられ対応
する信号をそれぞれ反転する第１及び第２のインバータ
回路と、これらインバータ回路からそれぞれ出力される
第３及び第４の信号並びに前記第１及び第２の信号にそ
れぞれ対応して設けられた上記の半導体集積回路と、前
記半導体集積回路のうち前記第１の信号が入力される回
路の出力と前記第４の信号が入力される回路の出力とが
結合されて入力される第３のインバータ回路と、前記半
導体集積回路のうち前記第２の信号が入力される回路の
出力と前記第３の信号が入力される回路の出力とが結合
されて入力される第４のインバータ回路とを含み、前記
第３及び第４のインバータ回路から互いに相補な信号を
導出するようにしたことを特徴とする。また、前記第１
及び第２の信号は、互いに相補のクロック信号であるこ
とを特徴とする。なお、入力信号を反転する第５のイン
バータ回路を更に含み、前記入力信号及び前記第５のイ
ンバータ回路によって反転された信号を前記第１及び第
２の信号としても良い。
な第１及び第２の信号にそれぞれ対応して設けられ対応
する信号をそれぞれ反転する第１及び第２のインバータ
回路と、これらインバータ回路からそれぞれ出力される
第３及び第４の信号並びに前記第１及び第２の信号にそ
れぞれ対応して設けられた上記の半導体集積回路と、前
記半導体集積回路のうち前記第１の信号が入力される回
路の出力と前記第４の信号が入力される回路の出力とが
結合されて入力される第３のインバータ回路と、前記半
導体集積回路のうち前記第２の信号が入力される回路の
出力と前記第３の信号が入力される回路の出力とが結合
されて入力される第４のインバータ回路とを含み、前記
第３及び第４のインバータ回路から互いに相補な信号を
導出するようにしたことを特徴とする。また、前記第１
及び第２の信号は、互いに相補のクロック信号であるこ
とを特徴とする。なお、入力信号を反転する第５のイン
バータ回路を更に含み、前記入力信号及び前記第５のイ
ンバータ回路によって反転された信号を前記第１及び第
２の信号としても良い。
【００１３】要するに、本発明の半導体集積回路は、入
力端子への入力信号が反転することにより、その反転に
応答して第１及び第２のトランジスタによるインバータ
回路の出力インピーダンスが、まず低インピーダンス状
態となり、さらに一定時間後に高インピーダンス状態に
変化するのである。
力端子への入力信号が反転することにより、その反転に
応答して第１及び第２のトランジスタによるインバータ
回路の出力インピーダンスが、まず低インピーダンス状
態となり、さらに一定時間後に高インピーダンス状態に
変化するのである。
【００１４】また、互いに相補な第１及び第２の信号に
それぞれ対応して設けられ対応する信号をそれぞれ反転
する第１及び第２のインバータ回路と、これらインバー
タ回路からそれぞれ出力される第３及び第４の信号並び
に第１及び第２の信号にそれぞれ対応して設けられた上
記半導体集積回路と、これら半導体集積回路のうち第１
の信号が入力される回路の出力と第４の信号が入力され
る回路の出力とが結合されて入力される第３のインバー
タ回路と、第２の信号が入力される回路の出力と第３の
信号が入力される回路の出力とが結合されて入力される
第４のインバータ回路とから波形整形回路を構成し、前
記第３及び第４のインバータ回路から互いに相補な信号
を導出することにより、それぞれの立上がりタイミング
と立下がりタイミングが同時となった新たな相補な信号
を得ることができるのである。
それぞれ対応して設けられ対応する信号をそれぞれ反転
する第１及び第２のインバータ回路と、これらインバー
タ回路からそれぞれ出力される第３及び第４の信号並び
に第１及び第２の信号にそれぞれ対応して設けられた上
記半導体集積回路と、これら半導体集積回路のうち第１
の信号が入力される回路の出力と第４の信号が入力され
る回路の出力とが結合されて入力される第３のインバー
タ回路と、第２の信号が入力される回路の出力と第３の
信号が入力される回路の出力とが結合されて入力される
第４のインバータ回路とから波形整形回路を構成し、前
記第３及び第４のインバータ回路から互いに相補な信号
を導出することにより、それぞれの立上がりタイミング
と立下がりタイミングが同時となった新たな相補な信号
を得ることができるのである。
【００１５】このように、本発明による回路を利用すれ
ば、信号のデューティ変動の影響をキャンセルし、より
動作マージンの広いＣＭＯＳデジタル回路を実現するこ
とができるのである。
ば、信号のデューティ変動の影響をキャンセルし、より
動作マージンの広いＣＭＯＳデジタル回路を実現するこ
とができるのである。
【００１６】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１７】図１は本発明による半導体集積回路の実施
の一形態を示すブロック図である。同図には、前述した
中間タイミング合成回路の問題点を解決するために考案
した、２つの入力信号の進み・遅れの関係に依存せず利
用できる回路が示されている。
の一形態を示すブロック図である。同図には、前述した
中間タイミング合成回路の問題点を解決するために考案
した、２つの入力信号の進み・遅れの関係に依存せず利
用できる回路が示されている。
【００１８】同図においては、ｐ型ＭＩＳトランジスタ
ＭＰ１及びｎ型ＭＩＳトランジスタＭＮ１ドレイン端子
同士及びゲート端子同士を接続し、ゲート端子に入力信
号を印加することによって、ドレイン端子から入力信号
の反転信号を導出する。つまり、同図に示されている回
路の基本的な論理動作は、入力信号の反転信号を出力す
る信号反転回路（インバータ回路）と同様の動作であ
る。
ＭＰ１及びｎ型ＭＩＳトランジスタＭＮ１ドレイン端子
同士及びゲート端子同士を接続し、ゲート端子に入力信
号を印加することによって、ドレイン端子から入力信号
の反転信号を導出する。つまり、同図に示されている回
路の基本的な論理動作は、入力信号の反転信号を出力す
る信号反転回路（インバータ回路）と同様の動作であ
る。
【００１９】しかし、同図に示されている回路では、入
力信号をインバータ回路ＩＮＶ１〜ＩＮＶ５によって遅
延反転した信号である信号Ｓ１により、ソース端子が電
源Ｖｄｄに接続されたｐ型ＭＩＳトランジスタＭＰ２、
ソース端子がグランドＧｎｄに接続されたｎ型ＭＩＳト
ランジスタＭＮ２の導通状態が切り替わる。例えば、入
力信号がローレベルからハイレベルに遷移する場合、信
号Ｓ１は入力信号を遅延させるためのインバータ回路Ｉ
ＮＶ１〜ＩＮＶ５による制御回路を通過するまでの期間
は、ハイレベルである。よって、この期間においては、
ｎ型ＭＩＳトランジスタＭＮ２は導通しており、出力信
号の立下げ電流は、ｎ型ＭＩＳトランジスタＭＮ１を経
由して、ｎ型ＭＩＳトランジスタＭＮ２とゲート端子が
電源Ｖｄｄに接続されて常時導通のｎ型ＭＩＳトランジ
スタＭＮ３との両方に流れることができる。よって、出
力インピーダンスは低い状態である。
力信号をインバータ回路ＩＮＶ１〜ＩＮＶ５によって遅
延反転した信号である信号Ｓ１により、ソース端子が電
源Ｖｄｄに接続されたｐ型ＭＩＳトランジスタＭＰ２、
ソース端子がグランドＧｎｄに接続されたｎ型ＭＩＳト
ランジスタＭＮ２の導通状態が切り替わる。例えば、入
力信号がローレベルからハイレベルに遷移する場合、信
号Ｓ１は入力信号を遅延させるためのインバータ回路Ｉ
ＮＶ１〜ＩＮＶ５による制御回路を通過するまでの期間
は、ハイレベルである。よって、この期間においては、
ｎ型ＭＩＳトランジスタＭＮ２は導通しており、出力信
号の立下げ電流は、ｎ型ＭＩＳトランジスタＭＮ１を経
由して、ｎ型ＭＩＳトランジスタＭＮ２とゲート端子が
電源Ｖｄｄに接続されて常時導通のｎ型ＭＩＳトランジ
スタＭＮ３との両方に流れることができる。よって、出
力インピーダンスは低い状態である。
【００２０】一方、入力信号が制御回路を通過した後
は、ｎ型ＭＩＳトランジスタＭＮ２は非導通となり、電
流経路はｎ型ＭＩＳトランジスタＭＮ１から常時導通の
ｎ型ＭＩＳトランジスタＭＮ３のみに流れることにな
る。よって、出力インピーダンスは高い状態に変化す
る。
は、ｎ型ＭＩＳトランジスタＭＮ２は非導通となり、電
流経路はｎ型ＭＩＳトランジスタＭＮ１から常時導通の
ｎ型ＭＩＳトランジスタＭＮ３のみに流れることにな
る。よって、出力インピーダンスは高い状態に変化す
る。
【００２１】また、入力信号がハイレベルからローレベ
ルに遷移する場合、信号Ｓ１は入力信号がインバータ回
路ＩＮＶ１〜ＩＮＶ５による制御回路を通過するまでの
期間は、ローレベルである。よって、この期間において
は、ｐ型ＭＩＳトランジスタＭＰ２は導通しており、出
力信号の立上げ電流は、ｐ型ＭＩＳトランジスタＭＰ１
を経由して、ｐ型ＭＩＳトランジスタＭＰ２とゲート端
子がグランドＧｎｄに接続されて常時導通のｐ型ＭＩＳ
トランジスタＭＰ３との両方に流れることができる。よ
って、出力インピーダンスは低い状態である。
ルに遷移する場合、信号Ｓ１は入力信号がインバータ回
路ＩＮＶ１〜ＩＮＶ５による制御回路を通過するまでの
期間は、ローレベルである。よって、この期間において
は、ｐ型ＭＩＳトランジスタＭＰ２は導通しており、出
力信号の立上げ電流は、ｐ型ＭＩＳトランジスタＭＰ１
を経由して、ｐ型ＭＩＳトランジスタＭＰ２とゲート端
子がグランドＧｎｄに接続されて常時導通のｐ型ＭＩＳ
トランジスタＭＰ３との両方に流れることができる。よ
って、出力インピーダンスは低い状態である。
【００２２】一方、入力信号が制御回路を通過した後
は、ｐ型ＭＩＳトランジスタＭＰ２は非導通となり、電
流経路はｐ型ＭＩＳトランジスタＭＰ１から常時導通の
ｐ型ＭＩＳトランジスタＭＰ３のみに流れることにな
る。よって、出力インピーダンスは高い状態に変化す
る。
は、ｐ型ＭＩＳトランジスタＭＰ２は非導通となり、電
流経路はｐ型ＭＩＳトランジスタＭＰ１から常時導通の
ｐ型ＭＩＳトランジスタＭＰ３のみに流れることにな
る。よって、出力インピーダンスは高い状態に変化す
る。
【００２３】以上の動作により、入力信号の遷移時か
ら、制御回路によって決定できる一定遅延時間が経過す
るまでの間は、出力インピーダンスを低い状態にでき、
また、その後、インピーダンスを高い状態に変化させる
ことができるのである。インピーダンスの実際の値や、
その比は、図１において、例えば、出力立下げ側なら、
ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２，ＭＮ３のＭＩ
ＳＦＥＴのトランジスタサイズを調整する等により設定
することができる。
ら、制御回路によって決定できる一定遅延時間が経過す
るまでの間は、出力インピーダンスを低い状態にでき、
また、その後、インピーダンスを高い状態に変化させる
ことができるのである。インピーダンスの実際の値や、
その比は、図１において、例えば、出力立下げ側なら、
ｎ型ＭＩＳトランジスタＭＮ１，ＭＮ２，ＭＮ３のＭＩ
ＳＦＥＴのトランジスタサイズを調整する等により設定
することができる。
【００２４】以上説明したように、図１の回路を用いれ
ば、入力信号が印加された時点では、出力インピーダン
スが低く、時間が経つとインピーダンスが自動的に高く
なるという動作が実現できる。この回路を図７中のイン
バータ回路の代わりに用いることで、制御回路によって
決定される一定遅延時間の間においては、２つの入力信
号の進み遅れの関係に依存せずに、先に入力された信号
に対してはインピーダンスが低く、また、入力信号が遅
れて印加される側の回路の出力インピーダンスは高い状
態となるために、従来回路と同様な波形合成を実現でき
るのである。
ば、入力信号が印加された時点では、出力インピーダン
スが低く、時間が経つとインピーダンスが自動的に高く
なるという動作が実現できる。この回路を図７中のイン
バータ回路の代わりに用いることで、制御回路によって
決定される一定遅延時間の間においては、２つの入力信
号の進み遅れの関係に依存せずに、先に入力された信号
に対してはインピーダンスが低く、また、入力信号が遅
れて印加される側の回路の出力インピーダンスは高い状
態となるために、従来回路と同様な波形合成を実現でき
るのである。
【００２５】
【実施例】次に、上述した半導体集積回路を用いて構成
した、デューティ変動を修正する波形整形回路の実施例
について、図２を用いて説明する。図２において、回路
ＢＬは、図１に示されている半導体集積回路であること
を示すものとする。
した、デューティ変動を修正する波形整形回路の実施例
について、図２を用いて説明する。図２において、回路
ＢＬは、図１に示されている半導体集積回路であること
を示すものとする。
【００２６】図２を参照すると、波形整形回路は、互い
に相補な入力信号Ａ、Ａ＿にそれぞれ対応して設けられ
対応する信号をそれぞれ反転するインバータ回路２１、
２２と、これらインバータ回路からそれぞれ出力される
反転信号Ｂ及びＢ＿並びに入力信号Ａ及びＡ＿にそれぞ
れ対応して設けられた４つの半導体集積回路（ＢＬ）２
０−１〜２０−４と、半導体集積回路２０−１〜２０−
４のうち入力信号Ａが入力される回路２０−１の出力と
信号Ｂ＿が入力される回路２０−４の出力とが結合され
て入力されるインバータ回路２３と、入力信号Ａ＿が入
力される回路２０−２の出力と信号Ｂが入力される回路
２０−３の出力とが結合されて入力されるインバータ回
路２４とを含んで構成されており、インバータ回路２３
及び２４から互いに相補な信号Ｃ及びＣ＿を導出してい
る。
に相補な入力信号Ａ、Ａ＿にそれぞれ対応して設けられ
対応する信号をそれぞれ反転するインバータ回路２１、
２２と、これらインバータ回路からそれぞれ出力される
反転信号Ｂ及びＢ＿並びに入力信号Ａ及びＡ＿にそれぞ
れ対応して設けられた４つの半導体集積回路（ＢＬ）２
０−１〜２０−４と、半導体集積回路２０−１〜２０−
４のうち入力信号Ａが入力される回路２０−１の出力と
信号Ｂ＿が入力される回路２０−４の出力とが結合され
て入力されるインバータ回路２３と、入力信号Ａ＿が入
力される回路２０−２の出力と信号Ｂが入力される回路
２０−３の出力とが結合されて入力されるインバータ回
路２４とを含んで構成されており、インバータ回路２３
及び２４から互いに相補な信号Ｃ及びＣ＿を導出してい
る。
【００２７】この図２の波形整形回路の動作タイミング
が図３に示されている。図３中の相補入力信号Ａ、Ａ＿
は、図２に示されているように、デューティ変動及びス
キューを含む信号であるものとする。
が図３に示されている。図３中の相補入力信号Ａ、Ａ＿
は、図２に示されているように、デューティ変動及びス
キューを含む信号であるものとする。
【００２８】まず、信号Ａ、Ａ＿から、それぞれの反転
信号Ｂ、Ｂ＿を、インバータ回路を用いて発生する。そ
して、信号Ａと信号Ｂ＿とを組みにして、信号Ａと信号
Ｂ＿との波形を合成し、その中間タイミングから、信号
Ｃ（＝（Ａ＋Ｂ＿）／２）を生成する。また、信号Ａ＿
と信号Ｂと組みにして、信号Ａ＿と信号Ｂとの波形を合
成し、その中間タイミングから、信号Ｃ＿（＝Ａ＿＋
Ｂ）／２を生成する。中間タイミングが正しく生成でき
るならば、信号Ｃ、Ｃ＿は、デューティ５０％であり、
かつ、それぞれ、立上がりタイミングと立下がりタイミ
ングとが揃った相補な信号となる。
信号Ｂ、Ｂ＿を、インバータ回路を用いて発生する。そ
して、信号Ａと信号Ｂ＿とを組みにして、信号Ａと信号
Ｂ＿との波形を合成し、その中間タイミングから、信号
Ｃ（＝（Ａ＋Ｂ＿）／２）を生成する。また、信号Ａ＿
と信号Ｂと組みにして、信号Ａ＿と信号Ｂとの波形を合
成し、その中間タイミングから、信号Ｃ＿（＝Ａ＿＋
Ｂ）／２を生成する。中間タイミングが正しく生成でき
るならば、信号Ｃ、Ｃ＿は、デューティ５０％であり、
かつ、それぞれ、立上がりタイミングと立下がりタイミ
ングとが揃った相補な信号となる。
【００２９】ここで、図２の回路において、入力信号
Ａ，Ａ＿に相補な２相クロック信号を印加する場合を考
える。この場合、クロック信号を相補な２相信号で分配
し、その伝送経路上に本回路を挿入する。こうすること
で、クロック信号のデューティを５０％に揃えることが
できるのである。
Ａ，Ａ＿に相補な２相クロック信号を印加する場合を考
える。この場合、クロック信号を相補な２相信号で分配
し、その伝送経路上に本回路を挿入する。こうすること
で、クロック信号のデューティを５０％に揃えることが
できるのである。
【００３０】また入力信号は、相補な信号でなく、単相
の信号であっても良い。この場合、図４に示されている
ように、信号入力側にインバータ回路４１を挿入し、入
力信号の反転信号をまず生成する。すると、この生成さ
れた反転信号は、入力信号に対して、遅れ時間を持つこ
とになる。しかし、それらの信号を上述した図２の回路
と同様の波形整形回路４０に入力することで、立上がり
タイミングと立下がりタイミングとが揃った差動出力信
号を得ることができるのである。
の信号であっても良い。この場合、図４に示されている
ように、信号入力側にインバータ回路４１を挿入し、入
力信号の反転信号をまず生成する。すると、この生成さ
れた反転信号は、入力信号に対して、遅れ時間を持つこ
とになる。しかし、それらの信号を上述した図２の回路
と同様の波形整形回路４０に入力することで、立上がり
タイミングと立下がりタイミングとが揃った差動出力信
号を得ることができるのである。
【００３１】なお、以上は酸化膜（Ｏｘｉｄｅ）を用い
たＣＭＯＳ（Complementary MetalOxide Semiconductor
）回路を前提として説明したが、酸化膜に限定され
ず、より広い概念である絶縁膜（Ｉｎｓｕｌａｔｏｒ）
を用いたＣＭＩＳ（Complementary Metal Insulator Se
miconductor ）回路について本発明を適用できることは
明らかである。
たＣＭＯＳ（Complementary MetalOxide Semiconductor
）回路を前提として説明したが、酸化膜に限定され
ず、より広い概念である絶縁膜（Ｉｎｓｕｌａｔｏｒ）
を用いたＣＭＩＳ（Complementary Metal Insulator Se
miconductor ）回路について本発明を適用できることは
明らかである。
【００３２】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３３】（１）前記第１〜第４のトランジスタはＭ
ＩＳＦＥＴであり、前記第１及び第２のトランジスタに
よってＣＭＩＳ型インバータ回路が形成されることを特
徴とする請求項１記載の半導体集積回路。
ＩＳＦＥＴであり、前記第１及び第２のトランジスタに
よってＣＭＩＳ型インバータ回路が形成されることを特
徴とする請求項１記載の半導体集積回路。
【００３４】（２）前記入力端子への入力信号が反転す
ることにより、その反転に応答して前記ＣＭＩＳ型イン
バータ回路の出力インピーダンスが、まず低インピーダ
ンス状態となり、さらに一定時間後に高インピーダンス
状態に変化することを特徴とする（１）記載の半導体集
積回路。
ることにより、その反転に応答して前記ＣＭＩＳ型イン
バータ回路の出力インピーダンスが、まず低インピーダ
ンス状態となり、さらに一定時間後に高インピーダンス
状態に変化することを特徴とする（１）記載の半導体集
積回路。
【００３５】
【発明の効果】以上説明したように本発明は、出力イン
ピーダンスが、入力信号がスイッチングする毎に、まず
低インピーダンス状態となり、さらに一定時間後に高イ
ンピーダンス状態に変化するように構成したインバータ
回路を用い、互いに相補な信号を入力とし、それぞれに
対して反転信号を生成し、出力端子が短絡されたインバ
ータ回路に入力することにより、それぞれ立上がりタイ
ミングと立下がりタイミングとが同時となるとともに、
ハイレベルの期間とローレベルの期間もまた同じとなっ
た新たな相補信号を得ることができ、デューティ変動を
修正することができるという効果がある。
ピーダンスが、入力信号がスイッチングする毎に、まず
低インピーダンス状態となり、さらに一定時間後に高イ
ンピーダンス状態に変化するように構成したインバータ
回路を用い、互いに相補な信号を入力とし、それぞれに
対して反転信号を生成し、出力端子が短絡されたインバ
ータ回路に入力することにより、それぞれ立上がりタイ
ミングと立下がりタイミングとが同時となるとともに、
ハイレベルの期間とローレベルの期間もまた同じとなっ
た新たな相補信号を得ることができ、デューティ変動を
修正することができるという効果がある。
【図１】本発明の実施の一形態による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１の半導体集積回路を用いて構成した波形整
形回路の構成を示す回路図である。
形回路の構成を示す回路図である。
【図３】図２の波形整形回路の動作を示すタイミング図
である。
である。
【図４】図２の波形整形回路の応用例を示す回路図であ
る。
る。
【図５】理想的な相補信号を示すタイミング図である。
【図６】デューティ変動とスキューとをもつ相補信号を
示すタイミング図である。
示すタイミング図である。
【図７】従来のタイミング発生回路の構成を示す回路図
である。
である。
２０−１〜２０−４ 半導体集積回路 ２１〜２４，ＩＮＶ ＩＮＶ１〜ＩＮＶ５，４１ インバータ回路 ４０ 波形整形回路 ＭＮ１，ＭＮ２，ＭＮ３ ｎ型ＭＩＳトランジスタ ＭＰ１，ＭＰ２，ＭＰ３ ｐ型ＭＩＳトランジスタ
Claims (7)
- 【請求項１】 ゲート端子同士を接続して入力端子とし
かつドレイン端子同士を接続して出力端子とした互いに
異なる導電型の第１及び第２のトランジスタからなるイ
ンバータ回路と、前記第１及び第２のトランジスタにそ
れぞれ対応して設けられ対応するトランジスタと電源と
の接続をオンオフする第３及び第４のトランジスタと、
前記入力端子への入力信号を反転しかつ所定時間遅延さ
せた出力信号を前記第３及び第４のトランジスタのゲー
ト端子に印加してオンオフ制御する制御回路とを含むこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記第３及び第４のトランジスタは、前
記第１及び第２のトランジスタのうち同じ導電型のトラ
ンジスタと対応して設けられたことを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 前記制御回路は、インバータ回路が奇数
段直列接続されてなることを特徴とする請求項１又は２
記載の半導体集積回路。 - 【請求項４】 前記第３及び第４のトランジスタにそれ
ぞれ対応して設けられ対応するトランジスタと並列に接
続され、かつ、ゲート端子に所定電圧が常時印加される
ことによって常時通電状態とされた第５及び第６のトラ
ンジスタを更に含むことを特徴とする請求項１〜３のい
ずれかに記載の半導体集積回路。 - 【請求項５】 互いに相補な第１及び第２の信号にそれ
ぞれ対応して設けられ対応する信号をそれぞれ反転する
第１及び第２のインバータ回路と、これらインバータ回
路からそれぞれ出力される第３及び第４の信号並びに前
記第１及び第２の信号にそれぞれ対応して設けられた請
求項１〜５のいずれかの半導体集積回路と、前記半導体
集積回路のうち前記第１の信号が入力される回路の出力
と前記第４の信号が入力される回路の出力とが結合され
て入力される第３のインバータ回路と、前記半導体集積
回路のうち前記第２の信号が入力される回路の出力と前
記第３の信号が入力される回路の出力とが結合されて入
力される第４のインバータ回路とを含み、前記第３及び
第４のインバータ回路から互いに相補な信号を導出する
ようにしたことを特徴とする波形整形回路。 - 【請求項６】 前記第１及び第２の信号は、互いに相補
のクロック信号であることを特徴とする請求項５記載の
波形整形回路。 - 【請求項７】 入力信号を反転する第５のインバータ回
路を更に含み、前記入力信号及び前記第５のインバータ
回路によって反転された信号を前記第１及び第２の信号
としたことを特徴とする請求項５記載の波形整形回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27543899A JP3428527B2 (ja) | 1999-09-29 | 1999-09-29 | 波形整形回路 |
| TW089120220A TW478256B (en) | 1999-09-29 | 2000-09-29 | Waveform correction circuit |
| KR10-2000-0057484A KR100375519B1 (ko) | 1999-09-29 | 2000-09-29 | 파형정형회로 |
| US09/675,638 US6366151B1 (en) | 1999-09-29 | 2000-09-29 | Waveform correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27543899A JP3428527B2 (ja) | 1999-09-29 | 1999-09-29 | 波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102909A true JP2001102909A (ja) | 2001-04-13 |
| JP3428527B2 JP3428527B2 (ja) | 2003-07-22 |
Family
ID=17555534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27543899A Expired - Fee Related JP3428527B2 (ja) | 1999-09-29 | 1999-09-29 | 波形整形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6366151B1 (ja) |
| JP (1) | JP3428527B2 (ja) |
| KR (1) | KR100375519B1 (ja) |
| TW (1) | TW478256B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109600127A (zh) * | 2019-02-15 | 2019-04-09 | 淮阴工学院 | 一种信号波形整形电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664836B1 (en) * | 2002-12-12 | 2003-12-16 | International Business Machines Corporation | Dynamic phase splitter circuit and method for low-noise and simultaneous production of true and complement dynamic logic signals |
| US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US7202710B2 (en) * | 2004-04-30 | 2007-04-10 | Texas Instruments Incorporated | Apparatus and method for handling interdevice signaling |
| JP4556648B2 (ja) * | 2004-12-03 | 2010-10-06 | ヤマハ株式会社 | デューティ比補正回路 |
| US20060119410A1 (en) * | 2004-12-06 | 2006-06-08 | Honeywell International Inc. | Pulse-rejecting circuit for suppressing single-event transients |
| US7688114B2 (en) * | 2008-05-15 | 2010-03-30 | Agilent Technologies, Inc. | Ratio asymmetric inverters, and apparatus including one or more ratio asymmetric inverters |
| TWI406120B (zh) * | 2010-04-20 | 2013-08-21 | Novatek Microelectronics Corp | 展頻電路 |
| US9104214B2 (en) | 2012-08-06 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage providing circuit |
| KR101995389B1 (ko) * | 2013-08-20 | 2019-07-02 | 에스케이하이닉스 주식회사 | 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 |
| CN111262560A (zh) * | 2020-03-20 | 2020-06-09 | 联芸科技（杭州）有限公司 | 占空比校准电路及电子系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136815A (ja) * | 1986-11-28 | 1988-06-09 | Mitsubishi Electric Corp | 周期信号発生回路 |
| US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| US5198699A (en) * | 1988-09-09 | 1993-03-30 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| US5668488A (en) * | 1994-11-17 | 1997-09-16 | Advanced Micro Devices, Inc. | Input buffer for a high density programmable logic device |
| US5764091A (en) * | 1995-01-25 | 1998-06-09 | Matsushita Electric Industrial Co., Ltd. | Method and system for clock-signal waveform correction |
| KR100202193B1 (ko) * | 1995-12-30 | 1999-06-15 | 문정환 | 상보 클럭 발생 방법 및 클럭 발생기 |
| JPH10242834A (ja) * | 1997-02-26 | 1998-09-11 | Nippon Precision Circuits Kk | Ｃｍｏｓ回路 |
| TW402841B (en) * | 1997-04-24 | 2000-08-21 | Hitachi Ltd | Complementary MOS semiconductor circuit |
| JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
-
1999
- 1999-09-29 JP JP27543899A patent/JP3428527B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-29 KR KR10-2000-0057484A patent/KR100375519B1/ko not_active IP Right Cessation
- 2000-09-29 TW TW089120220A patent/TW478256B/zh not_active IP Right Cessation
- 2000-09-29 US US09/675,638 patent/US6366151B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109600127A (zh) * | 2019-02-15 | 2019-04-09 | 淮阴工学院 | 一种信号波形整形电路 |
| CN109600127B (zh) * | 2019-02-15 | 2023-12-26 | 淮阴工学院 | 一种信号波形整形电路 |
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| Publication number | Publication date |
|---|---|
| KR20010071130A (ko) | 2001-07-28 |
| JP3428527B2 (ja) | 2003-07-22 |
| TW478256B (en) | 2002-03-01 |
| KR100375519B1 (ko) | 2003-03-10 |
| US6366151B1 (en) | 2002-04-02 |
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