JPH05284005A - レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【目的】レベルシフト回路に於て、入力信号が“０”か
ら“１”又は“１”から“０”への遷移状態の時に、電
流遮断回路により貫通電流を低減出来ることと、微分回
路により応答の高速化を図る。 【構成】トランジスタＰ１のゲートとトランジスタＰ２
のドレインとの節点Ｃと、トランジスタＰ２のゲートと
トランジスタＰ１のドレインとの節点Ｄとを有し、前記
節点Ｃと低位電源線３との間に電流遮断回路６とトラン
ジスタＮ１とを直列接続し、且つ高位電源線２と節点Ｃ
との間に微分回路３を接続すると共に、トランジスタＮ
１と電流遮断回路６及び微分回路３の入力を回路入力端
子１１に接続する。前記節点Ｄと低位電源線３との間に
電流遮断回路７とトランジスタＮ２とを直列接続し、高
位電源線２と節点Ｄとの間に微分回路４を接続すると共
に、トランジスタＮ２と電流遮断回路７及び微分回路４
を第１のインバータ１０の出力端に接続し、且つ節点Ｄ
を信号の出力とする様に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレベルシフト回路に係わ
り、特に２つの相異なる高位電源系に使用されるレベル
シフト回路に関する。

【０００２】

【従来の技術】従来のレベルシフト回路は図３（ａ），
（ｂ）及び図４（ａ），（ｂ）に示す様に、第１のＰ型
ＭＯＳトランジスタＰ１のソースに第２の高位電源線２
を接続し、ドレインと第２のＰ型ＭＯＳトランジスタＰ
２のゲートとの接続点を第１の節点Ｃとする。第１のＮ
型ＭＯＳトランジスタＮ１のドレインを前記第１の節点
Ｃに、ソースを低位電源線３にそれぞれ接続し、ゲート
は回路入力端子１１と接続する。更に、第２のＰ型ＭＯ
ＳトランジスタＰ２のソースに第２の高位電源線２を接
続し、ドレインと第１のＰ型ＭＯＳトランジスタＰ１の
ゲートとの接続点を第２の節点Ｄとする。第２のＮ型Ｍ
ＯＳトランジスタＮ２のドレインを前記第２の節点Ｄ
に、ソースを低位電源線３にそれぞれ接続し、且つゲー
トは第１のインバータ１０の出力に接続する構成になっ
ている。なお、図３（ａ）は回路入力端子１１の入力信
号ＩＮの波形図、（ｂ）は第１のインバータ１０の出力
信号の反転ＩＮの波形図である。また、図４において各
トランジスタのソースを（Ｓ）、ゲートを（Ｇ）、ドレ
インを（Ｄ）で示している。

【０００３】次に、従来のレベルシフト回路の動作を図
３（ａ），（ｂ）及び図４（ａ）を用いて説明する。回
路入力端子１１の入力信号ＩＮが“０”の時、第１のＮ
型ＭＯＳトランジスタＮ１は非導通状態となり、第２の
Ｎ型ＭＯＳトランジスタＮ２は入力信号ＩＮの反転ＩＮ
により導通状態となる。更に第１のＰ型ＭＯＳトランジ
スタＰ１は第２のＮ型ＭＯＳトランジスタＮ２により第
２の節点Ｄが低電位となるから導通状態となり、第２の
Ｐ型ＭＯＳトランジスタＰ２は第１のＮ型ＭＯＳトラン
ジスタＮ１により第１の節点Ｃが高電位となるから非導
通状態となって安定する。信号出力（第２の節点Ｄ）は
“０”である。

【０００４】次に回路入力端子１１の入力信号ＩＮが
“０”から“１”に変化すると、第１のＮ型ＭＯＳトラ
ンジスタＮ１が導通状態となり、続いて第２のＮ型ＭＯ
ＳトランジスタＮ２が入力信号ＩＮの反転ＩＮにより導
通状態から非導通状態になる。この時第２のＮ型ＭＯＳ
トランジスタＮ２が非導通状態となる遅れから第１のＰ
型ＭＯＳトランジスタＰ１が導通状態を維持し、これと
第１のＮ型ＭＯＳトランジスタＮ１の導通状態が重なる
瞬間が存在する。このため第２の高位電源線２から第１
のＰ型ＭＯＳトランジスタＰ１及び第１のＮ型ＭＯＳト
ランジスタＮ１を通り低位電源線３へ貫通電流が流れ
る。この時、第２のＰ型ＭＯＳトランジスタＰ２も非導
通状態のままであり、第２のＮ型ＭＯＳトランジスタＮ
２も導通のままであるから出力（第２の節点Ｄ）は
“０”を維持している。

【０００５】次に、第１のＮ型ＭＯＳトランジスタＮ１
により第２のＰ型ＭＯＳトランジスタＰ２が非導通状態
から導通状態になり、第２のＮ型ＭＯＳトランジスタＮ
２も導通状態から非導通状態になる。この時に第２のＰ
型ＭＯＳトランジスタＰ２が導通状態になる立上りと第
２のＮ型ＭＯＳトランジスタＮ２の非導通状態となる立
上りの間に両方が共に導通となる瞬間が存在するため、
第２の高位電源線２から第２のＰ型ＭＯＳトランジスタ
Ｐ２及び第２のＮ型ＭＯＳトランジスタＮ２を通り低位
電源線３へ貫通電流が流れる。最終的には第１のＰ型Ｍ
ＯＳトランジスタＰ１が導通状態から非導通状態になっ
て安定する。この時信号出力（第２の節点Ｄ）は“０”
から“１”となる。

【０００６】同様に回路入力端子１１の入力信号ＩＮが
“１”から“０”への遷移状態では、先に第１のＮ型Ｍ
ＯＳトランジスタＮ１が導通状態から非導通状態に変化
し、続いて第２のＮ型ＭＯＳトランジスタＮ２が入力信
号ＩＮの反転ＩＮにより非導通状態から導通状態に変化
する。この時第１のＮ型ＭＯＳトランジスタＮ１が導通
状態から非導通状態となる過程で、第２のＰ型ＭＯＳト
ランジスタＰ２が導通状態を維持し、これと第２のＮ型
ＭＯＳトランジスタＮ２が非導通状態から導通状態へ変
化する時に、両方の導通が重なる瞬間が存在する。この
ため、第２の高位電源線２から第２のＰ型ＭＯＳトラン
ジスタＰ２及び第２のＮ型ＭＯＳトランジスタＮ２を通
り低位電源線３へ貫通電流が流れる。この時、第２のＰ
型ＭＯＳトランジスタＰ２も導通状態のままであり、第
２のＮ型ＭＯＳトランジスタＮ２も非導通状態のままで
あるから、信号出力（第２の節点Ｄ）はまだ“１”のま
まである。

【０００７】続いて第１のＮ型ＭＯＳトランジスタＮ１
が導通状態から非導通状態に遷移することにより第２の
Ｐ型ＭＯＳトランジスタＰ２が導通状態から非導通状態
に変化し、第２のＮ型ＭＯＳトランジスタＮ２の導通状
態によって最後に第１のＰ型ＭＯＳトランジスタＰ１も
非導通状態から導通状態に変化する。この時、第１のＰ
型ＭＯＳトランジスタＰ１が導通状態になる立上りと第
１のＮ型ＭＯＳトランジスタＮ１が非導通状態となる立
りとの間で、両方が共に導通となる瞬間が存在するた
め、第２の高位電源線２から第１のＰ型ＭＯＳトランジ
スタＰ１及び第１のＮ型ＭＯＳトランジスタＮ１を通り
低位電源線３へ貫通電流が流れる。それから信号出力
（第２の節点Ｄ）は“１”から“０”となり安定する。
なお、図４（ｂ）に第１の高位電源線１、第２の高位電
源線２及び低位電源線３の関係を示す。第１の高位電源
線１は第１及び第２の電流遮断回路６，７と第１のイン
バータ１０及び回路入力端子１１が接続される前段（図
示せず）に接続される。

【０００８】

【発明が解決しようとする課題】上述した従来のレベル
シフト回路は入力信号ＩＮが“０”から“１”及び
“１”から“０”への遷移状態では、過渡的に貫通電流
が流れる。すなわち第２の高位電源線２と低位電源線３
との間に直列に接続される第１のＰ型ＭＯＳトランジス
タＰ１と第１のＮ型ＭＯＳトランジスタＮ１、及び第２
のＰ型ＭＯＳトランジスタＰ２と第２のＮ型ＭＯＳトラ
ンジスタＮ２がそれぞれ同時に導通状態となる瞬間があ
るため、貫通電流が増大するという問題があった（図３
（ｇ），（ｈ）に点線で示す）。更に、第１のＰ型ＭＯ
ＳトランジスタＰ１と第２のＰ型ＭＯＳトランジスタＰ
２はそれぞれ第２のＮ型ＭＯＳトランジスタＮ２と第１
のＮ型ＭＯＳトランジスタＮ１とにより制御されている
ため、過渡時での応答速度が遅いという問題があった
（図３（ｅ），（ｆ）に点線で示す）。本発明の目的
は、この様な従来技術の欠点を軽減することにより、応
答が速く、且つ貫通電流の少ないレベルシフト回路を提
供することにある。

【０００９】

【課題を解決するための手段】本発明の特徴は、第１の
高位電源線と第２の高位電源線及び低位電源線とを有す
る半導体集積回路において、ソースに前記第２の高位電
源線を接続する第１及び第２のＰ型ＭＯＳトランジスタ
と、前記第１のＰ型ＭＯＳトランジスタのドレインを前
記第２のＰ型ＭＯＳトランジスタのゲートに接続する第
１の節点と、前記第２のＰ型ＭＯＳトランジスタのドレ
インを前記第１のＰ型ＭＯＳトランジスタのゲートに接
続する第２の節点とを有し、ソースを前記低位電源線に
接続する第１のＮ型ＭＯＳトランジスタのドレインと前
記第１の節点との間に、前記第１の高位電源線を接続す
る第１の電流遮断回路を接続し、且つ前記第２の高位電
源線と前記第１の節点との間に、第１の微分回路を接続
すると共に、前記第１のＮ型ＭＯＳトランジスタのゲー
トと前記第１の電流遮断回路及び前記第１の微分回路の
入力端を回路入力端子に接続する手段と、ソースを前記
低位電源線に接続する第２のＮ型ＭＯＳトランジスタの
ドレインと前記第２の節点との間に、前記第１の高位電
源線を接続する第２の電流遮断回路を接続し、且つ前記
第２の高位電源線と前記第２の節点との間に、第２の微
分回路を接続すると共に、前記第２のＮ型ＭＯＳトラン
ジスタのゲートと前記第２の電流遮断回路及び前記第２
の微分回路の入力端は、前記第１の高位電源線から電源
電圧を供給する第１のインバータを介して前記回路入力
端子から信号を入力し、さらに前記第２の節点を出力端
子と接続する手段とを備えるレベルシフト回路にある。

【００１０】前記第１の節点と前記低位電源線との間に
第３の微分回路を接続し、且つその入力端を前記回路入
力端子と接続すると共に、前記第２の節点と前記低位電
源線との間に第４の微分回路を接続し、且つその入力端
を前記第１のインバータの出力端と接続することができ
る。

【００１１】前記第１の微分回路は、ソースを前記第２
の高位電源線に、ドレインを前記第１の節点にそれぞれ
接続する第３のＰ型ＭＯＳトランジスタのゲートを前記
第２の高位電源線にプルアップ抵抗で接続するととも
に、コンデンサを介して前記回路入力端子と接続するよ
うに構成し、前記第２の微分回路は、ソースを前記第２
の高位電源線に、ドレインを前記第２の節点にそれぞれ
接続する第４のＰ型ＭＯＳトランジスタのゲートを前記
第２の高位電源線にプルアップ抵抗で接続するととも
に、コンデンサを介して前記第１のインバータの出力端
と接続することができる。

【００１２】前記第３の微分回路は、ドレインを前記第
１の節点に、ソースを前記低位電源線にそれぞれ接続す
る第５のＮ型ＭＯＳトランジスタのゲートを、前記低位
電源線にプルダウン抵抗で接続するとともに、コンデン
サを介して前記回路入力端子と接続するように構成し、
前記第４の微分回路は、ドレインを前記第２の節点に、
ソースを前記低位電源線にそれぞれ接続する第６のＮ型
ＭＯＳトランジスタのゲートを、前記低位電源線にプル
ダウン抵抗で接続するとともに、コンデンサを介して前
記第１のインバータの出力端と接続することができる。

【００１３】前記第１の電流遮断回路は、少なくとも２
以上の入力端を備える論理ゲートと、その出力をゲート
に入力する第３のＮ型ＭＯＳトランジスタと、前記論理
ゲートの一方の入力端は前記回路入力端子からの信号を
第２のインバータを介して入力し、他方の入力端は３個
以上寄数個直列に接続するインバータを介して前記第２
のインバータ出力を入力するとともに、前記第３のＮ型
ＭＯＳトランジスタのドレインは前記第１の節点に、ソ
ースは前記第１のＮ型ＭＯＳトランジスタのドレイン
に、それぞれ接続するように構成し、前記第２の電流遮
断回路は、少なくとも２以上の入力端を備える論理ゲー
トと、その出力をゲートに入力する第４のＮ型ＭＯＳト
ランジスタと、前記論理ゲートの一方の入力端は前記第
１のインバータの出力を第３のインバータを介して入力
し、他方の入力端は３個以上寄数個直列に接続するイン
バータを介して前記第３のインバータ出力を入力すると
ともに、前記第４のＮ型ＭＯＳトランジスタのドレイン
は前記第２の節点に、ソースは前記第２のＮ型ＭＯＳト
ランジスタのドレインに、それぞれ接続することができ
る。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のレベルシフト回路の第１の
実施例を示す等価回路図であり、構成は次の通りであ
る。すなわち、第１のＰ型ＭＯＳトランジスタＰ１のソ
ースに第２の高位電源線２を接続し、ドレインと第２の
Ｐ型ＭＯＳトランジスタＰ２のゲートとの接続点を第１
の節点Ｃとする。前記第１の節点Ｃに、第１の電流遮断
回路６を構成する第３のＮ型ＭＯＳトランジスタＮ３の
ドレインを接続し、ソースは第１のＮ型ＭＯＳトランジ
スタＮ１のドレインに接続すると共に、第１のＮ型ＭＯ
ＳトランジスタＮ１のソースは低位電源線３に接続す
る。前記第１の電流遮断回路６は、回路入力端子１１か
ら入力する信号を第２のインバータ６１を介して第１の
パルス発生回路８を構成する論理ゲート８１の一方の入
力とし、他方の入力端には前記第２のインバータ６１の
出力端を遅延ゲート用インバータ８２〜８４を介して入
力すると共に、その出力を前記第３のＮ型ＭＯＳトラン
ジスタＮ３のゲート入力とする様にそれぞれ接続する。
なお、前記第２のインバータ６１と遅延ゲート８２〜８
４及び論理ゲート８１の電源電圧は、第１の高位電源線
１から供給する。更に前記第１の微分回路３を構成する
第３のＰ型ＭＯＳトランジスタＰ３のソースを第２の高
位電源線２に、ドレインを第１の節点Ｃにそれぞれ接続
し、ゲートを抵抗Ｒ１で第２の高位電源線２にプルアッ
プすると共に、コンデンサＣ１を介して回路入力端子１
１に接続する。

【００１５】第２のＰ型ＭＯＳトランジスタＰ２のソー
スに第２の高位電源線２を接続し、ドレインと第３のＰ
型ＭＯＳトランジスタＰ３のゲートとの接続点を第２の
節点Ｄとする。前記第２の節点Ｄに、第２の電流遮断回
路７を構成する第４のＮ型ＭＯＳトランジスタＮ４のド
レインを接続し、ソースは第２のＮ型ＭＯＳトランジス
タＮ２のドレインに接続すると共に、第２のＮ型ＭＯＳ
トランジスタＮ２のソースは低位電源線３に接続する。
前記第２の電流遮断回路７は、回路入力端子１１からの
信号を入力とする第１のインバータ１０の出力を、第３
のインバータ７１を介して第２のパルス発生回路９を構
成する論理ゲート９１の一方の入力とし、他方の入力端
には前記第３のインバータ７１の出力端を遅延ゲート用
インバータ９２〜９４を介して入力すると共に、その出
力を前記第４のＮ型ＭＯＳトランジスタＮ４のゲート入
力とする様にそれぞれ接続する。なお、前記第１のイン
バータ１０、第３のインバータ７１、遅延ゲート９２〜
９４、及び論理ゲート９１の電源電圧は、第１の高位電
源線１から供給する。更に前記第２の微分回路４を構成
する第４のＰ型ＭＯＳトランジスタＰ４のソースを第２
の高位電源線２に、ドレインを第２の節点Ｄにそれぞれ
接続し、ゲートを抵抗Ｒ２で第２の高位電源線２にプル
アップすると共に、コンデンサＣ２を介して前記第１の
インバータ１０の出力端に接続する。なお図１において
ソースは（Ｓ），ゲートは（Ｇ），ドレインは（Ｄ）で
示してある。

【００１６】次に第１の実施例の動作について図１及び
図３（ａ）〜（ｈ）により説明する。回路入力端子１１
の入力信号ＩＮ（図３（ａ））が“０”の時、第１のＮ
型ＭＯＳトランジスタＮ１は非導通状態、第３のＮ型Ｍ
ＯＳトランジスタＮ３は導通状態である。入力信号ＩＮ
の反転ＩＮにより第２のＮ型ＭＯＳトランジスタＮ２は
導通状態となり、続いて第４のＮ型ＭＯＳトランジスタ
Ｎ４も第２の電流遮断回路７の“０”パルスの期間だけ
非導通となるが、それ以外の期間は導通状態となる。更
に第２のＮ型ＭＯＳトランジスタＮ２の導通状態と、第
４のＮ型ＭＯＳトランジスタＮ４の導通状態とにより第
２の節点Ｄが低電位となるので第１のＰ型ＭＯＳトラン
ジスタＰ１は導通状態になると共に、第３のＮ型ＭＯＳ
トランジスタＮ３は導通状態であるが、第１のＮ型ＭＯ
ＳトランジスタＮ１が非導通状態のために第１の節点Ｃ
が低電位となるので第２のＰ型ＭＯＳトランジスタＰ２
も非導通状態となって安定する。

【００１７】回路入力端子１１の入力信号ＩＮが“０”
から“１”への遷移状態では、第１のＮ型ＭＯＳトラン
ジスタＮ１が導通状態となり、且つ第３のＮ型ＭＯＳト
ランジスタＮ３は導通状態を保持しており、続いて入力
信号ＩＮの反転ＩＮにより第２のＮ型ＭＯＳトランジス
タＮ２が導通状態から非導通状態になる。この時、第２
のＮ型ＭＯＳトランジスタＮ２が非導通状態となる遅れ
から第１のＰ型ＭＯＳトランジスタＰ１が導通状態を維
持し、これと第１のＮ型ＭＯＳトランジスタＮ１の導通
状態が重なる瞬間が存在する。そのため、本実施例では
第２の微分回路５により第２の節点Ｄの電位の立上りを
速めることで、第１のＰ型ＭＯＳトランジスタＰ１の導
通状態から非導通状態への変化を速め、第１の節点Ｃの
貫通電流を低減する。この時第１のＰ型ＭＯＳトランジ
スタＰ１が導通状態、第２のＰ型ＭＯＳトランジスタＰ
２は非導通状態にあり、第２のＮ型ＭＯＳトランジスタ
Ｎ２は導通しているから信号出力（第２の節点Ｄ及び出
力端子１２）は“０”を維持している。

【００１８】次に、第１のＮ型ＭＯＳトランジスタＮ１
の導通状態と第３のＮ型ＭＯＳトランジスタＮ３の導通
状態とにより第２のＰ型ＭＯＳトランジスタＰ２が非導
通状態から導通状態になる。第４のＮ型ＭＯＳトランジ
スタＮ４は導通状態であるが、第２のＮ型ＭＯＳトラン
ジスタＮ２が非導通状態になる。この時に第２のＰ型Ｍ
ＯＳトランジスタＰ２が導通状態になる立上りと第２の
Ｎ型ＭＯＳトランジスタＮ２の導通状態から非導通状態
となる立上りの間に両方が共に導通となる瞬間が存在す
る。従って本実施例では、入力信号ＩＮが第３のインバ
ータ７１で再度反転された信号と、第２のパルス発生回
路９、すなわちインバータ９２〜９４により遅延された
信号とが論理ゲート９１によって電流遮断の“０”パル
スが発生し（図３（ｄ）、そのパルス幅の期間だけ第４
のＮ型ＭＯＳトランジスタＮ４が非導通状態になるた
め、第２の高位電源２から第２のＰ型ＭＯＳトランジス
タＰ２と第４のＮ型ＭＯＳトランジスタＮ４及び第２の
Ｎ型ＭＯＳトランジスタＮ２とを通して、低位電源線３
に流れる応答時の回路電流を低減する（図３（ｈ））。
すなわち、入力信号ＩＮの立上り時は、前記電流遮断の
“０”パルスによって第２の節点Ｄの貫通電流が遮断さ
れる。続いて第１のＰ型ＭＯＳトランジスタＰ１が導通
状態から非導通状態になって安定する。この時、信号出
力（第２の節点Ｄ及び出力端子１２）は“０”から
“１”となる。

【００１９】回路入力端子１１の入力信号ＩＮが“１”
から“０”への遷移状態では、先に第１のＮ型ＭＯＳト
ランジスタＮ１が導通状態から非導通状態に変化する。
続いて入力信号ＩＮの反転ＩＮにより第２のＮ型ＭＯＳ
トランジスタＮ２が非導通状態から導通状態に変化する
が、第４のＮ型ＭＯＳトランジスタＮ４は導通状態を保
持している。この時第１のＮ型ＭＯＳトランジスタＮ１
が導通状態から非導通状態となる過程で、第２のＰ型Ｍ
ＯＳトランジスタＰ２が導通状態を維持し、これと第２
のＮ型ＭＯＳトランジスタＮ２の非導通状態から導通状
態への変化時に、両方の導通が重なる瞬間が存在する。
そのため本実施例では、第１の微分回路４により第１の
節点Ｃの電位の立上りを速めることで、第２のＰ型ＭＯ
ＳトランジスタＰ２の導通状態から非導通状態への変化
を速め、第２の節点Ｄの貫通電流を低減する。この時第
２のＰ型ＭＯＳトランジスタＰ２もまだ導通状態のまま
のため、第１のＰ型ＭＯＳトランジスタＰ１も非導通状
態を保持し、信号出力（第２の節点Ｄ）はまだ“１”の
ままである。

【００２０】続いて、第３のＮ型ＭＯＳトランジスタＮ
３は導通状態であるが、第１のＮ型ＭＯＳトランジスタ
Ｎ１が非導通状態になるため、第２のＰ型ＭＯＳトラン
ジスタＰ２が導通状態から非導通状態に遷移することに
よって、最後に第４のＮ型ＭＯＳトランジスタＮ４の導
通状態と第２のＮ型ＭＯＳトランジスタＮ２の導通状態
とにより第１のＰ型ＭＯＳトランジスタＰ１が非導通状
態から導通状態に変化する。この時、第１のＰ型ＭＯＳ
トランジスタＰ１が導通状態になる立上りと第１のＮ型
ＭＯＳトランジスタＮ１が非導通状態となる立上りとの
間で、両方が共に導通となる瞬間が存在する。そのため
本施例では、入力信号ＩＮが第２インバータ６１で反転
された反転ＩＮ（図３（ｂ））と、第１のパルス発生回
路８、すなわちインバータ８２〜８４により遅延された
信号とが論理ゲート８１によって電流遮断の“０”のパ
ルスが発生し（図３（ｃ））、そのパルス幅の期間だけ
第３のＮ型ＭＯＳトランジスタＮ３が非導通状態になる
ため、第２の高位電源線２から第１のＰ型ＭＯＳトラン
ジスタＰ１と第３のＮ型ＭＯＳトランジスタＮ３及び第
１のＮ型ＭＯＳトランジスタＮ１とを通して低位電源線
３に流れる応答時の回路電流は低減できる（図３
（ｇ））。すなわち、入力信号ＩＮの立下り時の、第１
の節点Ｃにおける貫通電流を大幅に遮断する。それから
信号出力（第２の節点Ｄ及び出力端子１２）は“１”か
ら“０”となり安定する。

【００２１】一方、応答速度については、第４のＮ型Ｍ
ＯＳトランジスタＮ４と第２のＮ型ＭＯＳトランジスタ
Ｎ２とによって第１のＰ型ＭＯＳトランジスタＰ１が導
通する前に、第１の微分回路４は抵抗Ｒ１が第２の高位
電源線２にプルアップされているため、入力信号ＩＮの
立下りで第３のＰ型ＭＯＳトランジスタＰ３が瞬時導通
し、第１の節点Ｃの“０”から“１”への反転時間を速
くする（図３（ｅ））。第３のＮ型ＭＯＳトランジスタ
Ｎ３と第１のＮ型ＭＯＳトランジスタＮ１とによって第
２のＰ型ＭＯＳトランジスタＰ２が導通する前に、第２
の微分回路５は抵抗Ｒ２が第２の高位電源線２にプルア
ップされているため、回路入力端子１１の入力信号ＩＮ
が第１のインバータ１０により反転される反転ＩＮ（図
３（ｂ））信号の立下りで第４のＰ型ＭＯＳトランジス
タＰ４が瞬時導通し、第２の節点Ｄ（出力端子１２）の
“０”から“１”への反転時間を速くする（図３
（ｆ））。

【００２２】次に、第２の実施例の動作について図２及
び図３（ａ）〜（ｈ）により説明する。図２は第２の実
施例を示す等価回路図である。第１の実施例と異なると
ころは、第５のＮ型ＭＯＳトランジスタＮ５のドレイン
を第１の節点Ｃと、ソースを低位電源線３とにそれぞれ
接続し、ゲートを抵抗Ｒ３で低位電源線３にプルダウン
すると共に、回路入力端子１１との間にコンデンサＣ３
を接続する第３の微分回路１３を追加する。更に第６の
Ｎ型ＭＯＳトランジスタＮ６のドレインを第２の節点Ｄ
と、ソースを低位電源線３とにそれぞれ接続し、ゲート
を抵抗Ｒ４で低位電源線３にプルダウンすると共に、回
路入力端子１１からの入力信号ＩＮを入力とする第１の
インバータ１０の出力端との間にコンデンサＣ３を接続
する第４の微分回路１４を追加することである。

【００２３】動作としては、第１の実施例と同様である
が、さらに、回路入力端子１１の入力信号ＩＮの立上り
で第３の微分回路１３の第５のＮ型ＭＯＳトランジスタ
Ｎ５が瞬時導通し、第１の節点Ｃの“１”から“０”へ
の反転を高速化する（図３（ｅ））と共に、回路入力端
子１１の入力信号ＩＮが第１のインバータ１０により反
転され（図３（ｂ））、その立上りで第４の微分回路１
４の第６のＮ型ＭＯＳトランジスタＮ６が瞬時導通し、
第２の節点Ｄ（出力端子１２）の“１”から“０”への
反転をも高速化する（図３（ｆ））。

【００２４】

【発明の効果】以上説明した様に本発明のレベルシフト
回路は、回路入力端子１１の入力信号ＩＮが“０”から
“１”又は“１”から“０”への遷移状態の時に、従来
のレベルシフト回路は第１のＰ型ＭＯＳトランジスタＰ
１と第１のＮ型ＭＯＳトランジスタＮ１、及び第２のＰ
型ＭＯＳトランジスタＰ２と第２のＮ型ＭＯＳトランジ
スタＮ２が同時に導通状態となる瞬間が存在するため貫
通電流が増大し、更に第１のＰ型ＭＯＳトランジスタＰ
１と第２のＰ型ＭＯＳトランジスタＰ２が、第１のＮ型
ＭＯＳトランジスタＮ１と第２のＮ型ＭＯＳトランジス
タＮ２により制御されているため、過渡時での応答が遅
かった。その欠点を軽減し、第１の電流遮断回路６及び
第２の電流遮断回路７により貫通電流を低減出来ること
と、第２の微分回路５，第３の微分回路１３により、第
１の節点Ｃに於る電位の立下りの応答速度を速めること
により貫通電流も低減する。第１の微分回路４，第４の
微分回路１４により第２の節点Ｄ（出力端子１２）に於
る電位の立下りの応答速度を速めることにより貫通電流
も低減する効果を有している。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す等価回路図であ
る。

【図２】本発明の第２の実施例を示す等価回路図であ
る。

【図３】本発明の実施例に於るタイミングチャートを示
す図である。但し一部従来例の波形を点線で示す。

【図４】従来のレベルシフト回路の等価回路図である。

【符号の説明】

１ 第１の高位電源線 ２ 第２の高位電源線 ３ 低位電源線 ４ 第１の微分回路 ５ 第２の微分回路 ６ 第１の電流遮断回路 ７ 第２の電流遮断回路 ８ 第１のパルス発生回路 ９ 第２のパルス発生回路 １０ 第１のインバータ １１ 回路入力端子 １２ 出力端子 １３ 第３の微分回路 １４ 第４の微分回路 ６１ 第２のインバータ ７１ 第３のインバータ ８１，９１ 論理ゲート ８２〜８４，９２〜９４ 遅延ゲート用インバータ Ｃ 第１の節点 Ｄ 第２の節点 Ｎ１ 第１のＮ型ＭＯＳトランジスタ Ｎ２ 第２のＮ型ＭＯＳトランジスタ Ｎ３ 第３のＮ型ＭＯＳトランジスタ Ｎ４ 第４のＮ型ＭＯＳトランジスタ Ｎ５ 第５のＮ型ＭＯＳトランジスタ Ｎ６ 第６のＮ型ＭＯＳトランジスタ Ｐ１ 第１のＰ型ＭＯＳトランジスタ Ｐ２ 第２のＰ型ＭＯＳトランジスタ Ｐ３ 第３のＰ型ＭＯＳトランジスタ Ｐ４ 第４のＰ型ＭＯＳトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の高位電源線と、第２の高位電源線
   及び低位電源線とを有する半導体集積回路において、 ソースに前記第２の高位電源線を接続する第１及び第２
   のＰチャネル型絶縁ゲート電界効果トランジスタ（以後
   単にＰ型ＭＯＳトランジスタと称する）と、 前記第１のＰ型ＭＯＳトランジスタのドレインを前記第
   ２のＰ型ＭＯＳトランジスタのゲートに接続する第１の
   節点と、 前記第２のＰ型ＭＯＳトランジスタのドレインを前記第
   １のＰ型ＭＯＳトランジスタのゲートに接続する第２の
   節点とを有し、 ソースを前記低位電源線に接続する第１のＮチャネル型
   絶縁ゲート電界効果トランジスタ（以下単にＮ型ＭＯＳ
   トランジスタと称す）のドレインと前記第１の節点との
   間に、前記第１の高位電源線を接続する第１の電流遮断
   回路を接続し、且つ前記第２の高位電源線と前記第１の
   節点との間に、第１の微分回路を接続すると共に、前記
   第１のＮ型ＭＯＳトランジスタのゲートと前記第１の電
   流遮断回路及び前記第１の微分回路の入力端を回路入力
   端子に接続する手段と、 ソースを前記低位電源線に接続する第２のＮ型ＭＯＳト
   ランジスタのドレインと前記第２の節点との間に、前記
   第１の高位電源線を接続する第２の電流遮断回路を接続
   し、且つ前記第２の高位電源線と前記第２の節点との間
   に、第２の微分回路を接続すると共に、前記第２のＮ型
   ＭＯＳトランジスタのゲートと前記第２の電流遮断回路
   及び前記第２の微分回路の入力端は、前記第１の高位電
   源線から電源電圧を供給する第１のインバータを介して
   前記回路入力端子から信号を入力し、さらに前記第２の
   節点を出力端子と接続する手段とを備えることを特徴と
   するレベルシフト回路。
2. 【請求項２】 前記第１の節点と前記低位電源線との間
   に第３の微分回路を接続し、且つその入力端を前記回路
   入力端子と接続すると共に、前記第２の節点と前記低位
   電源線との間に第４の微分回路を接続し、且つその入力
   端を前記第１のインバータの出力端と接続する手段を備
   えることを特徴とする請求項１に記載のレベルシフト回
   路。
3. 【請求項３】 前記第１の微分回路は、ソースを前記第
   ２の高位電源線に、ドレインを前記第１の節点にそれぞ
   れ接続する第３のＰ型ＭＯＳトランジスタのゲートを前
   記第２の高位電源線にプルアップ抵抗で接続するととも
   に、コンデンサを介して前記回路入力端子と接続するよ
   うに構成し、 前記第２の微分回路は、ソースを前記第２の高位電源線
   に、ドレインを前記第２の節点にそれぞれ接続する第４
   のＰ型ＭＯＳトランジスタのゲートを前記第２の高位電
   源線にプルアップ抵抗で接続するとともに、コンデンサ
   を介して前記第１のインバータの出力端と接続するよう
   に構成することを特徴とする請求項１に記載のレベルシ
   フト回路。
4. 【請求項４】 前記第３の微分回路は、ドレインを前記
   第１の節点に、ソースを前記低位電源線にそれぞれ接続
   する第５のＮ型ＭＯＳトランジスタのゲートを、前記低
   位電源線にプルダウン抵抗で接続するとともに、コンデ
   ンサを介して前記回路入力端子と接続するように構成
   し、 前記第４の微分回路は、ドレインを前記第２の節点に、
   ソースを前記低位電源線にそれぞれ接続する第６のＮ型
   ＭＯＳトランジスタのゲートを、前記低位電源線にプル
   ダウン抵抗で接続するとともに、コンデンサを介して前
   記第１のインバータの出力端と接続するように構成する
   ことを特徴とする請求項２に記載のレベルシフト回路。
5. 【請求項５】 前記第１の電流遮断回路は、少なくとも
   ２以上の入力端を備える論理ゲートと、その出力をゲー
   トに入力する第３のＮ型ＭＯＳトランジスタと、前記論
   理ゲートの一方の入力端は前記回路入力端子からの信号
   を第２のインバータを介して入力し、他方の入力端は３
   個以上寄数個直列に接続するインバータを介して前記第
   ２のインバータ出力を入力するとともに、前記第３のＮ
   型ＭＯＳトランジスタのドレインは前記第１の節点に、
   ソースは前記第１のＮ型ＭＯＳトランジスタのドレイン
   に、それぞれ接続するように構成し、 前記第２の電流遮断回路は、少なくとも２以上の入力端
   を備える論理ゲートと、その出力をゲートに入力する第
   ４のＮ型ＭＯＳトランジスタと、前記論理ゲートの一方
   の入力端は前記第１のインバータの出力を第３のインバ
   ータを介して入力し、他方の入力端は３個以上寄数個直
   列に接続するインバータを介して前記第３のインバータ
   出力を入力するとともに、前記第４のＮ型ＭＯＳトラン
   ジスタのドレインは前記第２の節点に、ソースは前記第
   ２のＮ型ＭＯＳトランジスタのドレインに、それぞれ接
   続するように構成することを特徴とする請求項１に記載
   のレベルシフト回路。