JP2010178293A - レベルシフト回路 - Google Patents

Abstract

【課題】低消費電力で高速動作が可能なレベルシフト回路を提供する。
【解決手段】レベルシフト回路は、タイミング制御回路１と、充電回路２と、放電回路３と、電圧保持回路４と論理合わせ回路５とを有する出力信号生成回路６とを備えている。出力信号Ｖｏｕｔの論理を決定するために電流駆動力が大きいトランジスタＱ２１とトランジスタＱ３１とを縦続接続し、これらトランジスタＱ２１とトランジスタＱ３１とに貫通電流が流れないようにタイミング制御回路１がトランジスタＱ２１とトランジスタＱ３１のオン・オフを制御するため、トランジスタＱ２１およびトランジスタＱ３１が同時にオン状態となることはない。よって、低電源電圧端子から、トランジスタＱ２１およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れることがなく、レベルシフト回路は低消費電力で高速動作が可能である。
【選択図】図２

Description

本発明は、高電源電圧回路の論理レベルを低電源電圧回路の論理レベルへ変換するレベルシフト回路に関する。

高電源電圧レベルで動作する回路ブロックから、低電源電圧レベルで動作する回路ブロックへ信号を伝達する場合、ハイに対応する電圧レベルを、高電源電圧から低電源電圧へ変換するためのレベルシフト回路が必要である。

レベルシフト回路としては、抵抗を用いて低電源電圧レベルを生成する回路方式が一般的である。しかしながら、抵抗が小さいと、論理レベルが遷移する際に大きな電流が流れ、消費電力が増大してしまう。そのため、抵抗を大きくせざるを得ず、レベルシフト回路が数百ＫＨｚ程度の低速でしか動作しないという問題がある。

また、特許文献１には、抵抗を用いず、トランジスタのみで構成されたレベルシフト回路が開示されている。しかしながら、高電源電圧から低電源電圧に変換するトランジスタが、電圧を変換する動作を行えない所定期間の「不感応領域」を有するため、やはり高速動作できないという問題がある。

特開平１０−１６３８４５号公報

本発明は、低消費電力で高速動作が可能なレベルシフト回路を提供するものである。

本発明の一態様によれば、第１の制御信号に基づいて、入力信号のハイ電圧レベルを第１の基準電圧に設定する動作を行う充電回路と、第２の制御信号に基づいて、前記入力信号のロウ電圧レベルを第２の基準電圧に設定する動作を行う放電回路と、前記第１の基準電圧をハイ電圧レベルとし、前記第２の基準電圧をロウ電圧レベルとし、前記入力信号と同論理の出力信号を生成する出力信号生成回路と、前記充電回路から前記放電回路へ貫通電流が流れないように、前記入力信号と前記出力信号とに基づいて前記第１および第２の制御信号を生成するタイミング制御回路と、を備えることを特徴とするレベルシフト回路が提供される。

本発明によれば、レベルシフト回路が低消費電力で高速動作ができる。

本発明の第１の実施形態に係るレベルシフト回路の概略構成を示す図。 図１のレベルシフト回路の具体的な構成の一例を示す回路図。 図２のレベルシフト回路の各部の電圧波形図。 図３の各時間における、各トランジスタのオン・オフ状態を示す図。 図１のレベルシフト回路の具体的な構成の別の一例を示す回路図。 図５のレベルシフト回路の各部の電圧波形図。 図６の各時間における、各トランジスタのオン・オフ状態を示す図。

以下、本発明に係るレベルシフト回路の実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るレベルシフト回路の概略構成を示す図である。図１のレベルシフト回路は、タイミング制御回路１と、充電回路２と、放電回路３と、電圧保持回路４と論理合わせ回路５とを有する出力信号生成回路６とを備えている。タイミング制御回路１には、高電源電圧ＶＤＤＨ（例えば、５Ｖ）および低電源電圧ＶＤＤＬ（例えば、３．３Ｖ）が供給されている。充電回路２、電圧保持回路４、論理合わせ回路５には、低電源電圧ＶＤＤＬが供給されている。

入力信号Ｖｉｎは、高電源電圧回路（不図示）から出力され、出力信号Ｖｏｕｔは、低電源電圧回路（不図示）へ入力される。高電源電圧回路と、低電源電圧回路と、レベルシフト回路とは、通常は１つのチップに内蔵されているが、２つ以上のチップに分散して内蔵されていてもよいし、各回路をプリント基板等にディスクリート部品で実装してもよい。

入力信号Ｖｉｎは、ハイとロウの状態を有するディジタル信号であり、ハイの場合は高電源電圧ＶＤＤＨ、ロウの場合は接地電圧を意味する。また、出力信号Ｖｏｕｔも、ハイとロウの状態を有するディジタル信号であり、ハイの場合は低電源電圧ＶＤＤＬ、ロウの場合は接地電圧を意味する。図１のレベルシフト回路は、入力信号Ｖｉｎを、入力信号Ｖｉｎと同論理であり、ハイが低電源電圧ＶＤＤＬ、ロウが接地電圧のディジタル出力信号Ｖｏｕｔに変換するものである。なお、「論理」とは、信号がハイまたはロウのいずれかの状態を表すものとする。また、「論理レベル」とは、信号の電圧（例えば、０Ｖや高電源電圧ＶＤＤＨ、低電源電圧ＶＤＤＬ）を表すものとする。

タイミング制御回路１は、入力信号Ｖｉｎおよび出力信号Ｖｏｕｔに基づいて信号Ｃ（第１の制御信号）およびＡ（第２の制御信号）を生成する。これら信号Ｃ，Ａは、充電回路２および放電回路３の動作タイミングを制御するために用いられる。充電回路２は、信号Ｃに基づいて、信号Ｖ０の電圧レベルを低電源電圧（第１の基準電圧）ＶＤＤＬに設定する。放電回路３は、信号Ａに基づいて、信号Ｖ０の電圧レベルを接地電圧（第２の基準電圧）に設定する。電圧保持回路４は、出力信号Ｖｏｕｔの電圧レベルが保持されるよう信号Ｖ０，Ｄの電圧レベルを制御する。論理合わせ回路５は、出力信号Ｖｏｕｔの論理を入力信号Ｖｉｎと同論理とする。

図１のレベルシフト回路のおおまかな動作は以下の通りである。

まず、入力信号Ｖｉｎがロウからハイに遷移する場合を説明する。タイミング制御回路１は、ハイ（高電源電圧ＶＤＤＨ）に遷移した入力信号Ｖｉｎに基づいて、所定のタイミングで充電回路２が動作するよう、信号Ｃを制御する。充電回路２は、信号Ｃに基づいて、信号Ｖ０の電圧レベルを低電源電圧ＶＤＤＬ（ハイ）に設定するように動作する。なお、このとき、放電回路３は動作していない。電圧保持回路４は、信号Ｖ０の論理を反転し、信号Ｄを接地電圧（ロウ）に設定する。論理合わせ回路５は、さらに信号Ｄの論理を反転し、出力信号Ｖｏｕｔを低電源電圧ＶＤＤＬ（ハイ）に設定する。

出力信号Ｖｏｕｔがハイに設定された後、タイミング制御回路１は、出力信号Ｖｏｕｔに基づいて、充電回路２が動作をしないよう信号Ｃを制御する。しかし、電圧保持回路４は、信号Ｄを電圧保持回路４内でフィードバックすることで信号Ｄをロウに保持でき、論理合わせ回路５は、出力信号Ｖｏｕｔをハイに保持できる。

次に、入力信号Ｖｉｎがハイからロウに遷移する場合を説明する。タイミング制御回路１は、ロウ（接地電圧）である入力信号Ｖｉｎに基づいて、所定のタイミングで放電回路３が動作するよう、信号Ａを制御する。放電回路３は、信号Ａに基づいて、信号Ｖ０の電圧レベルを接地電圧（ロウ）に設定するように動作する。なお、このとき、充電回路２は動作していない。電圧保持回路４は、信号Ｖ０の論理を反転し、信号Ｄを低電源電圧ＶＤＤＬ（ハイ）に設定する。論理合わせ回路５は、さらに信号Ｄの論理を反転し、出力信号Ｖｏｕｔを接地電圧（ロウ）に設定する。

以上のようにして、レベルシフト回路は、ハイが高電源電圧ＶＤＤＨ、ロウが接地電圧の入力信号Ｖｉｎを、入力信号Ｖｉｎと同論理で、ハイが低電源電圧ＶＤＤＬ、ロウが接地電圧の出力信号Ｖｏｕｔに変換できる。

図１のタイミング制御回路１は、充電回路２と放電回路３が同時に動作しないよう制御する。よって、入力信号Ｖｉｎの論理レベルが遷移する際に、低電源電圧端子から、充電回路２および放電回路３を通して、接地端子へ貫通電流が流れることがない。そのため、充電回路２および放電回路３を電流駆動力が大きい素子で構成しても、大電流が流れることはなく、レベルシフト回路を高速動作させることが可能である。

図２は、図１のレベルシフト回路の具体的な構成の一例を示す回路図である。タイミング制御回路１は、インバータ１１と、ＮＯＲ回路１２と、ＰＭＯＳトランジスタＱ１３と、ＮＭＯＳトランジスタＱ１４とを有する。インバータ１１、ＮＯＲ回路１２には、高電源電圧ＶＤＤＨが供給される。インバータ１１は、入力信号Ｖｉｎの論理を反転して、信号Ａを出力する。ＮＯＲ回路１２は、信号Ａおよび出力信号Ｖｏｕｔに基づいて、ＮＯＲ演算により信号Ｂを出力する。トランジスタＱ１３およびトランジスタＱ１４は、低電源電圧端子と接地端子との間に縦続接続されている。トランジスタＱ１３のゲートには接地電圧が供給され、トランジスタＱ１４のゲートには信号Ｂが入力されている。トランジスタＱ１３のドレインとトランジスタＱ１４のドレインとの接続ノードから信号Ｃが出力される。

充電回路２は、ソースに低電源電圧ＶＤＤＬが供給され、ゲートに信号Ｃが入力されるＰＭＯＳトランジスタＱ２１（第１のトランジスタ）を有する。トランジスタＱ２１は、ゲートに入力される信号Ｃの電圧に応じて、ドレインである信号Ｖ０の電圧レベルを制御する。

放電回路３は、ソースに接地電圧が供給され、ゲートに信号Ａが入力されるＮＭＯＳトランジスタＱ３１（第２のトランジスタ）を有する。トランジスタＱ３１は、ゲートに入力される信号Ａの電圧に応じて、ドレインである信号Ｖ０の電圧レベルを制御する。

トランジスタＱ２１とＱ３１は、低電源電圧端子と接地端子との間に縦続接続されており、トランジスタＱ２１とＱ３１の接続ノードから信号Ｖ０が出力される。

電圧保持回路４は、インバータ４１とＰＭＯＳトランジスタＱ４２（フィードバックトランジスタ）とを有する。インバータ４１には、低電源電圧ＶＤＤＬが供給される。インバータ４１は、信号Ｖ０の論理を反転して、信号Ｄを出力する。トランジスタＱ４２のソースには低電源電圧ＶＤＤＬが供給され、ゲートには信号Ｄがフィードバックされて入力される。トランジスタＱ４２は信号Ｄに基づいて、ドレインである信号Ｖ０の電圧レベルを制御する。

論理合わせ回路５は、インバータ５１を有する。インバータ５１には、低電源電圧ＶＤＤＬが供給される。インバータ５１は、信号Ｄの論理を反転して、出力信号Ｖｏｕｔを出力する。

ここで、トランジスタＱ１４，Ｑ２１およびＱ３１は、高速に信号Ｖ０の電圧レベルを変化させる必要があるため、電流駆動力が大きなトランジスタとする。一方、トランジスタＱ１３およびＱ４２は、オン時に流れる電流が小さい（オン抵抗が大きい）トランジスタを採用し、消費電流を抑制する。後述するように、トランジスタＱ１３は、出力信号Ｖｏｕｔの論理確定後に充電回路２をオフ状態とするため、トランジスタＱ４２は、信号Ｄの電圧を保持するためにそれぞれ用いられ、いずれのトランジスタも高速動作を必要としないからである。

このように、充電回路２および放電回路３は、タイミング制御回路１や電圧保持回路４と比較して、電流駆動力の大きい素子を用いて構成される。各トランジスタの用途に応じて、駆動力が異なるトランジスタを使い分けるため、本実施形態のレベルシフト回路は、高速かつ低消費電力で動作可能である。

図３は、図２のレベルシフト回路の各部の電圧波形図であり、横軸は時間、縦軸は各部の電圧である。図４は、図３の各時間における、各トランジスタのオン・オフ状態を示す図である。図３および図４を用いて、図２のレベルシフト回路の動作を詳細に説明する。

まず、入力信号Ｖｉｎがロウからハイに遷移する場合を説明する。時刻ｔ０において、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは、共にロウであると仮定する。時刻ｔ１で入力信号Ｖｉｎがハイになると、インバータ１１は信号Ｖｉｎを反転して、信号Ａをロウに設定する（時刻ｔ２）。ロウである信号Ａおよびロウである出力信号Ｖｏｕｔに基づき、ＮＯＲ回路１２は信号Ｂをハイに設定し（時刻ｔ３）、これにより、トランジスタＱ１４はオンする。上述のように、トランジスタＱ１４は、トランジスタＱ１３より電流駆動力が大きいため、トランジスタＱ１４は信号Ｃを短時間でロウに設定する（時刻ｔ４）。

信号Ｃがロウになると、トランジスタＱ２１がオンする。一方、信号Ａはロウなので、トランジスタＱ３１はオフである。よって、トランジスタＱ２１は信号Ｖ０の電圧レベルを上げ、ハイに設定する（時刻ｔ５）。ここで、トランジスタＱ２１のソースには低電源電圧ＶＤＤＬが供給されているので、信号Ｖ０のハイ電圧レベルは低電源電圧ＶＤＤＬである。その後、インバータ４１は、信号Ｖ０を反転して、信号Ｄをロウに設定する（時刻ｔ６）。さらに、インバータ５１は、信号Ｄを反転して、出力信号Ｖｏｕｔをハイに設定する（時刻ｔ７）。インバータ５１には、低電源電圧ＶＤＤＬが供給されているので、出力信号Ｖｏｕｔのハイ電圧レベルは低電源電圧ＶＤＤＬである。

以上のようにして、時刻ｔ１で入力信号Ｖｉｎがハイに設定された後、時刻ｔ７で出力信号Ｖｏｕｔがハイに設定される。図３では、説明のためにｔ１〜ｔ２等の間隔を大きく描いている。しかし、実際のインバータ１１等の論理ゲートやトランジスタの１段分の遅延時間である時刻ｔ１〜ｔ２等は数ｎｓであるので、図２のレベルシフト回路は数十ＭＨｚ程度の高速で動作可能である。

図２のレベルシフト回路は、インバータ５１からＮＯＲ回路１２、および、インバータ４１からトランジスタＱ４２のフィードバックループを有しているので、上記のように出力信号Ｖｏｕｔがハイに設定された後は、以下のように動作する。ハイに設定された出力信号Ｖｏｕｔに基づき、ＮＯＲ回路１２は信号Ｂをロウに設定する（時刻ｔ８）。これにより、トランジスタＱ１４はオフする。すると、ゲートに接地電圧が供給されているトランジスタＱ１３により信号Ｃはハイに設定される。ここで、トランジスタＱ１３はオン抵抗が大きいため、信号Ｃはなだらかにロウからハイへと変化する（時刻ｔ９）。信号Ｃがハイになると、トランジスタＱ２１はオフし、トランジスタＱ２１は信号Ｖ０を低電源電圧ＶＤＤＬに保持する動作を行わなくなる。時刻ｔ９では、トランジスタＱ３１もオフであり、トランジスタＱ３１も信号Ｖ０の電圧を設定する動作を行わない。

しかし、時刻ｔ６で信号Ｄがロウに設定されると、トランジスタＱ４２がオンするため、トランジスタＱ４２が信号Ｖ０の電圧レベルを上げ、信号Ｖ０はハイを保持できる。トランジスタＱ４２のソースには低電源電圧ＶＤＤＬが供給されているので、信号Ｖ０の電圧レベルは、やはり低電源電圧ＶＤＤＬである。信号Ｖ０がハイであれば、インバータ４１が出力する信号Ｄはロウであり、さらに、インバータ５１が出力する信号Ｖｏｕｔはハイを保持できる。

このようにして、出力信号Ｖｏｕｔがハイになった後は、時刻ｔ９でトランジスタＱ２１がオフするが、トランジスタＱ４２により出力信号Ｖｏｕｔはハイを保持できる。

次に、入力信号Ｖｉｎがハイからロウに遷移する場合を説明する。時刻ｔ１１で入力信号Ｖｉｎがロウになると、インバータ１１は信号Ｖｉｎを反転して、信号Ａをハイに設定する（時刻ｔ１２）。信号Ａがハイであるため、ＮＯＲ回路１２が出力する信号Ｂはロウのままである。よって、トランジスタＱ１４，２１はオフ状態から変化せず、トランジスタＱ２１は信号Ｖ０の電圧レベルを上げる動作を行わない。

一方、時刻ｔ１２で信号Ａはハイなので、トランジスタＱ３１はオンする。トランジスタＱ３１およびトランジスタＱ４２が共にオンであるが、トランジスタＱ３１の電流駆動力がトランジスタＱ４２の電流駆動力より大きい。よって、トランジスタＱ３１は信号Ｖ０の電圧レベルを下げ、ロウに設定する（時刻ｔ１３）。その後、インバータ４１は、信号Ｖ０を反転して、信号Ｄをハイに設定する（時刻ｔ１４）。さらに、インバータ５１は、信号Ｄを反転して、出力信号Ｖｏｕｔをロウに設定する（時刻ｔ５）。

以上のようにして、時刻ｔ１１で入力信号Ｖｉｎがロウに設定された後、時刻ｔ１５で出力信号Ｖｏｕｔがロウに設定される。

図２のレベルシフト回路では、仮に、トランジスタＱ２１およびトランジスタＱ３１が同時にオン状態になっていると、低電源電圧端子から、トランジスタＱ２１およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れてしまう。しかしながら、図４から明らかなように、トランジスタＱ２１とトランジスタＱ３１とが同時にオン状態となることはない。これは、入力信号Ｖｉｎがハイになると、入力がハイである期間（時刻ｔ１〜ｔ１０）の長短にかかわらず、充電回路２は時刻ｔ４〜ｔ８のみ動作し、その後は入力信号Ｖｉｎの論理レベルが遷移するまでは、充電回路２および放電回路３の動作は停止するためである。

このように、低電源電圧端子から、トランジスタＱ２１およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れることがないので、トランジスタＱ２１およびトランジスタＱ３１を、電流駆動力が大きいトランジスタとすることができ、レベルシフト回路は高速動作が可能である。

なお、時刻ｔ２〜ｔ７では、低電源電圧端子から、トランジスタＱ１３およびトランジスタＱ１４を通して、接地端子へ貫通電流が流れる。同様に、時刻ｔ１１〜ｔ１５では、低電源電圧端子から、トランジスタＱ４２およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れる。しかしながら、上述のようにトランジスタＱ１３およびＱ４２は、オン時に流れる電流が小さい（オン抵抗が大きい）トランジスタであるため、これらの貫通電流によって消費電力が大幅に増加することはない。

このように、第１の実施形態では、出力信号Ｖｏｕｔの論理レベルを決定するために電流駆動力が大きいトランジスタＱ２１とトランジスタＱ３１とを縦続接続し、これらトランジスタＱ２１とトランジスタＱ３１とに貫通電流が流れないようにタイミング制御回路１がトランジスタＱ２１とトランジスタＱ３１のオン・オフを制御するため、トランジスタＱ２１およびトランジスタＱ３１が同時にオン状態となることはない。よって、低電源電圧端子から、トランジスタＱ２１およびトランジスタＱ３１を通して、接地端子へ貫通電流が流れることがなく、レベルシフト回路は低消費電力で高速動作が可能である。

（第２の実施形態）
第２の実施形態はタイミング制御回路１の変形例である。

図５は、図１のレベルシフト回路の具体的な構成の別の一例を示す回路図である。図５では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図５のレベルシフト回路は、タイミング制御回路１の内部構成のみ図２と異なっており、その他は図２と同様である。

タイミング制御回路１は、インバータ１１，１５と、ＰＭＯＳトランジスタＱ１３と、ＮＭＯＳトランジスタＱ１４，Ｑ１６とを有する。インバータ１１，１５には、高電源電圧ＶＤＤＨが供給される。インバータ１１は、入力信号Ｖｉｎの論理を反転して、信号Ａを出力する。インバータ１５は、出力信号Ｖｏｕｔの論理を反転して、信号Ｂ’を出力する。トランジスタＱ１３，Ｑ１６およびＱ１４は、低電源電圧端子と接地端子との間に縦続接続されている。トランジスタＱ１３のゲートには接地電圧が供給されている。トランジスタＱ１４のゲートには入力信号Ｖｉｎが、トランジスタＱ１６のゲートには信号Ｂ’が、それぞれ入力されている。トランジスタＱ１３のドレインとトランジスタＱ１６のドレインとの接続ノードから信号Ｃが出力される。

ここで、トランジスタＱ１４，Ｑ１６，Ｑ２１およびＱ３１は、高速に信号Ｖ０の電圧レベルを変化させる必要があるため、電流駆動力が大きなトランジスタとする。一方、トランジスタＱ１３およびＱ４２は、高速動作の必要がないため、オン時に流れる電流が小さい（オン抵抗が大きい）トランジスタとする。

図６は、図５のレベルシフト回路の各部の電圧波形図であり、横軸は時間、縦軸は各部の電圧である。図７は、図６の各時間における、各トランジスタのオン・オフ状態を示す図である。図６および図７を用いて、図５のレベルシフト回路の動作を詳細に説明する。

まず、入力信号Ｖｉｎがロウからハイに遷移する場合を説明する。時刻ｔ０において、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは、共にロウであると仮定する。時刻ｔ１で入力信号Ｖｉｎがハイになると、インバータ１１は信号Ｖｉｎを反転して、信号Ａをロウに設定する（時刻ｔ２）。これにより、トランジスタＱ３１はオフする。また、トランジスタＱ１４は、入力信号Ｖｉｎがハイなのでオンし、トランジスタＱ１４とトランジスタＱ１６との接続ノードはロウに設定される（不図示）。

一方、時刻ｔ０で出力信号Ｖｏｕｔはロウであるので、信号Ｂ’はハイであり、トランジスタＱ１６はオンしている。よって、時刻ｔ２では、トランジスタＱ１４およびＱ１６が共にオンしている。トランジスタＱ１４およびＱ１６は、トランジスタＱ１３より電流駆動力が大きいため、トランジスタＱ１４とトランジスタＱ１６との接続ノードがロウに設定された後に、信号Ｃはロウに設定される（時刻ｔ３）。

信号Ｃがロウになると、トランジスタＱ２１がオンする。一方、信号Ａはロウなので、トランジスタＱ３１はオフである。よって、トランジスタＱ２１は信号Ｖ０の電圧レベルを上げ、ハイに設定する（時刻ｔ４）。ここで、トランジスタＱ２１のソースには低電源電圧ＶＤＤＬが供給されているので、信号Ｖ０のハイ電圧レベルは低電源電圧ＶＤＤＬである。その後は、第１の実施形態と同様に、インバータ４１は、信号Ｖ０を反転して信号Ｄをロウに設定し（時刻ｔ５）、インバータ５１は、信号Ｄを反転して、出力信号Ｖｏｕｔをハイに設定する（時刻ｔ６）。インバータ５１には、低電源電圧ＶＤＤＬが供給されているので、出力信号Ｖｏｕｔのハイ電圧レベルは低電源電圧ＶＤＤＬである。

以上のようにして、時刻ｔ１で入力信号Ｖｉｎがハイに設定された後、時刻ｔ６で出力信号Ｖｏｕｔがハイに設定される。

その後、ハイに設定された出力信号Ｖｏｕｔに基づき、インバータ１５は信号Ｂ’をロウに設定する（時刻ｔ７）。これにより、トランジスタＱ１６はオフする。すると、ゲートに接地電圧が供給されているトランジスタＱ１３により信号Ｃはハイに設定される。ここで、トランジスタＱ１３はオン抵抗が大きいため、信号Ｃはなだらかにロウからハイへと変化する（時刻ｔ８）。信号Ｃがハイになると、トランジスタＱ２１はオフし、トランジスタＱ２１は信号Ｖ０を低電源電圧ＶＤＤＬに保持する動作を行わなくなる。時刻ｔ８では、トランジスタＱ３１もオフであり、トランジスタＱ３１も信号Ｖ０の電圧を設定する動作を行わない。

しかし、時刻ｔ５で信号Ｄがロウに設定されると、トランジスタＱ４２がオンするため、トランジスタＱ４２が信号Ｖ０の電圧レベルを上げ、信号Ｖ０はハイを保持できる。トランジスタＱ４２のソースには低電源電圧ＶＤＤＬが供給されているので、信号Ｖ０の電圧レベルは、やはり低電源電圧ＶＤＤＬである。信号Ｖ０がハイであれば、インバータ４１が出力する信号Ｄはロウであり、さらに、インバータ５１が出力する信号Ｖｏｕｔはハイを保持できる。

このようにして、出力信号Ｖｏｕｔがハイになった後は、トランジスタＱ２１がオフするが、トランジスタＱ４２により出力信号Ｖｏｕｔはハイを保持できる。

次に、入力信号Ｖｉｎがハイからロウに遷移する場合を説明する。時刻ｔ１０で入力信号Ｖｉｎがロウになると、インバータ１１は信号Ｖｉｎを反転して、信号Ａをハイに設定する（時刻ｔ１１）。すると、トランジスタＱ３１はオンする。トランジスタＱ３１およびトランジスタＱ４２が共にオンであるが、トランジスタＱ３１の電流駆動力がトランジスタＱ４２の電流駆動力よりも大きい。しかも、時刻ｔ１１において信号Ｃはハイであるから、トランジスタＱ２１はオフである。よって、トランジスタＱ３１は信号Ｖ０の電圧レベルを下げ、ロウに設定する（時刻ｔ１２）。その後、インバータ４１は、信号Ｖ０を反転して、信号Ｄをハイに設定する（時刻ｔ１３）。さらに、インバータ５１は、信号Ｄを反転して、出力信号Ｖｏｕｔをロウに設定する（時刻ｔ１４）。

以上のようにして、時刻ｔ１０で入力信号Ｖｉｎがロウに設定された後、時刻ｔ１４で出力信号Ｖｏｕｔがロウに設定される。

その後、ロウになった出力信号Ｖｏｕｔに基づき、インバータ１５は信号Ｂ’をハイに設定する（時刻ｔ１５）。時刻ｔ１５において、トランジスタＱ１６はオンするが、入力信号ＶｉｎはロウなのでトランジスタＱ１４はオフしている。よって、信号Ｃはハイのままであり、トランジスタＱ２１はオフのままである。

図７から明らかなように、図５のレベルシフト回路でも、電流駆動力の大きなトランジスタＱ２１とトランジスタＱ３１とが同時にオン状態となることはなく、貫通電流は流れない。

このように、第２の実施形態でも、第１の実施形態と同様にレベルシフト回路は低消費電力で高速動作が可能である。さらに、通常はＮＯＲ回路１２はトランジスタ４つ、インバータ１１はトランジスタ２つで構成されるため、図２のタイミング制御回路１では合計８つのトランジスタを有するが、図５のタイミング制御回路１では、合計７つのトランジスタを有し、トランジスタの総数削減によるレベルシフト回路の小面積化が可能である。

図２および図５のレベルシフト回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたレベルシフト回路を構成してもよい。この場合も基本的な動作原理は同じである。

本発明に係るレベルシフト回路は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ タイミング制御回路
２ 充電回路
３ 放電回路
４ 電圧保持回路
５ 論理合わせ回路
６ 出力信号生成回路
１１，１５，４１，５１ インバータ
１２ ＮＯＲ回路
Ｑ１３，Ｑ１４，Ｑ１６，Ｑ２１，Ｑ３１，Ｑ４２ トランジスタ

Claims (5)

1. 第１の制御信号に基づいて、入力信号のハイ電圧レベルを第１の基準電圧に設定する動作を行う充電回路と、
   第２の制御信号に基づいて、前記入力信号のロウ電圧レベルを第２の基準電圧に設定する動作を行う放電回路と、
   前記第１の基準電圧をハイ電圧レベルとし、前記第２の基準電圧をロウ電圧レベルとし、前記入力信号と同論理の出力信号を生成する出力信号生成回路と、
   前記充電回路から前記放電回路へ貫通電流が流れないように、前記入力信号と前記出力信号とに基づいて前記第１および第２の制御信号を生成するタイミング制御回路と、を備えることを特徴とするレベルシフト回路。
2. 前記入力信号の論理レベルがハイ電圧レベルになると、前記入力信号がハイ電圧レベルを保持する時間の長短にかかわらず、前記充電回路は所定期間だけ前記入力信号のハイ電圧レベルを前記第１の基準電圧に設定する動作をし、その後は、前記入力信号の論理レベルが遷移するまでは、前記充電回路は前記入力信号のハイ電圧レベルを前記第１の基準電圧に設定する動作を停止し、かつ、前記放電回路は前記入力信号のロウ電圧レベルを前記第２の基準電圧に設定する動作を停止することを特徴とする請求項１に記載のレベルシフト回路。
3. 前記充電回路の出力端子と前記放電回路の出力端子とは共に、前記出力信号生成回路の入力端子に接続され、
   前記出力信号生成回路は、
   前記の入力端子を入力とするインバータと、
   前記インバータの出力が制御端子に入力されるフィードバックトランジスタと、を有し、
   前記出力信号生成回路は、前記充電回路が前記入力信号のハイ電圧レベルを前記第１の基準電圧に設定する動作を停止し、かつ、前記放電回路が前記入力信号のロウ電圧レベルを前記第２の基準電圧に設定する動作を停止しているときに、前記入力端子の論理を保持する動作を行うことを特徴とする請求項２に記載のレベルシフト回路。
4. 前記充電回路は、前記出力信号生成回路の入力端子を前記第１の基準電圧に設定するか否かを切替える第１のトランジスタを有し、
   前記放電回路は、前記出力信号生成回路の入力端子を前記第２の基準電圧に設定するか否かを切替える第２のトランジスタを有し、
   前記第１および第２のトランジスタは、前記第１の基準電圧の端子と前記第２の基準電圧の端子との間に縦続接続されて、前記第１および第２のトランジスタの接続ノードが前記出力信号生成回路の入力端子に接続され、
   前記出力信号生成回路は、前記出力信号の電圧レベルが前記第１の基準電圧のときに、前記第１のトランジスタがオフであっても、前記出力信号生成回路の入力端子の電圧レベルを前記第１の基準電圧に保持させることを特徴とする請求項３に記載のレベルシフト回路。
5. 前記充電回路および前記放電回路は、前記出力信号生成回路および前記タイミング制御回路と比較して、電流駆動力の大きい素子を用いて構成されることを特徴とする請求項１乃至４のいずれかに記載のレベルシフト回路。

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