KR20050020698A - 반도체 집적 회로 - Google Patents

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KR20050020698A
KR20050020698A KR1020040065803A KR20040065803A KR20050020698A KR 20050020698 A KR20050020698 A KR 20050020698A KR 1020040065803 A KR1020040065803 A KR 1020040065803A KR 20040065803 A KR20040065803 A KR 20040065803A KR 20050020698 A KR20050020698 A KR 20050020698A
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스미타마사야
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마쓰시타 덴키 산교 가부시끼 가이샤
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Abstract

본 발명에 따른 반도체 집적 회로는 제어 전위(기판 전위 및 소스 전위 중 적어도 하나의 전위)가 제어되는 MOS 트랜지스터를 포함하는 제어 대상 회로, 제어 대상 회로의 내부 신호에 의거 제어 전위에 대한 제어 신호를 발생하는 제어 신호 발생 회로, 및 제어 신호에 의거 MOS 트랜지스터의 제어 전위(기판 전위/소스 전위)를 제어하는 제어 전위 제어 회로를 구비하고 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 MOS 트랜지스터를 포함하는 반도체 집적 회로에 관한 것으로서, 특히 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위)를 제어하여 고속 및 저소비 전력을 실현하기 위한 기술에 관한 것이다.
최근, 대규모 반도체 집적 회로의 고속화 고집적화에 따라, 동작 속도가 고속화하는 한편, 소비 전력이 커지는 문제가 있어 저소비 전력화가 요구되고 있다. 반도체 집적 회로의 소비 전력을 줄이기 위해서는 전원 전압을 낮추는 것이 유효하지만, 전원 전압을 낮추면 MOS 트랜지스터의 동작 전류가 작아져, 고속 동작을 할 수 없게 된다고 하는 문제가 있다. 이 문제를 피하기 위해서는 전원 전압을 낮추는데 그에 따라 MOS 트랜지스터의 임계치 전압의 절대치를 작게 해야 한다. 그런데, 임계치의 절대치를 작게 하면 MOS 트랜지스터의 누설 전류가 커진다고 하는 별도의 문제가 생긴다.
이러한 누설 전류 증대화의 문제를 다루는 가능한 솔루션은 MOS 트랜지스터가 액티브 상태일 때는 반도체 기판을 게이트 단자에 접속하고, 대기 상태 일 때는 반도체 기판을 게이트 전압보다도 작은 기판 전압 단자에 접속함으로써 대기 시의 누설 전류를 억제하는 동시에, 활성화 시 흐르는 누설 전류를 억제하는 것이다.
상기 방법에 있어서, 현재 활성 상태에 있는 MOS 트랜지스터를 턴오프하는 전압이 게이트에 인가되면, 반도체 기판에도 동일 전압이 인가된다. 이 상태에서 누설 전류를 만족하게 제어하는 것은 불가능하다.
1) 본 발명의 일실시예에 따른 반도체 집적 회로는,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 제어 전위가 제어됨-와,
상기 제어 대상 회로의 내부 신호에 의거 제어 전위를 제어하는 제어 신호를 발생하는 제어 신호 발생 회로와,
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 제어 전위를 제어하는 제어 전위 제어 회로
를 구비하는 것을 특징으로 한다.
상기 구성에 의하면, MOS 트랜지스터의 임계 전압의 절대치를 제어함으로써 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위 중 적어도 하나)를 제어한다. 임계 전압의 절대치가 커지도록 제어 전위를 제어하는 경우, MOS 트랜지스터 턴 오프 시 흐르는 누설 전류를 감소할 수가 있다. 또한 크로스토크(crosstalk)의 영향으로 인한 글리치 잡음(glitch noise)에 대한 내성을 증대할 수가 있고, 임계 전압의 절대치가 작아지도록 제어 전위를 제어하는 경우 동작을 가속화할 수가 있다.
2) 본 발명의 일실시예에 따른 반도체 집적 회로는,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어됨-와,
상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로
를 구비하는 것을 특징으로 한다.
상기 구성에 의하면, MOS 트랜지스터의 기판 전위를 제어함으로써 MOS 트랜지스터의 임계 전압의 절대치를 제어한다.
역바이어스 전압(MOS 트랜지스터의 턴 온을 어렵게 하는 방향으로 인가되는 전압)이 기판 전위에 공급되면, 임계 전압의 절대치는 커지게 된다. 그 결과, MOS 트랜지스터의 턴 오프 시 흐르는 누설 전류가 감소된다. 또한 크로스토크의 영향으로 인해 글리치 잡음에 대한 내성이 증대되고 기판에 순바이어스 전압(MOS 트랜지스터의 턴온을 쉽게 하는 방향으로 인가되는 전압)을 공급함으로써 임계 전압의 절대치를 작게 할 수가 있다. 그 결과 고속의 동작이 달성된다.
3) 본 발명의 일실시예에 따른 반도체 집적 회로는,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,
상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,
상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로
를 구비하는 것을 특징으로 한다.
상기 구성에 의하면, MOS 트랜지스터를 PMOS 트랜지스터로 구성하는 경우, 소스 전위를 통상 전압 보다 고전압으로 설정하면 MOS 트랜지스터의 동작을 가속화할 수 있다. 또한 IR 드롭 등으로 인해 전원 전압의 변동에 대한 내성이 증대될 수 있고, 소스 전위를 통상 전압 보다 낮게 설정함으로써 게이트 누설 전류를 줄일 수가 있다. 전력은 전원 전압의 제곱에 비례하므로 낮게 설정되는 소스 전위는 저전력 소비를 실현한다.
4) 상기 구성 2) 및 3)의 결합에 대응하는 본 발명의 일실시예에 따른 반도체 집적 회로는,
복수의 MOS 트랜지스터를 포함하는 제어 대상 회로-복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어되고, 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,
상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,
상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,
상기 기판 전위의 제어 신호에 의거 상기 제어 대상 회로에서 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로와,
상기 소스 전위의 제어 신호에 의거 상기 제어 대상 회로에서 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로
를 구비하는 것을 특징으로 한다.
상기 구성에 의하면 소비 전력의 저감과 고속의 동작이 더 촉진된다.
상기 구성 2) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 기판 전위 제어 회로의 구성에 있어서, 기판 전위 제어 회로에 공급될 적어도 2 개의 전위로 구성된 복수의 선택 후보를 설정함으로써 기판 전위의 제어 신호에 의거 복수의 후보에서 전위를 선택하고 선택된 전위를 제어 대상으로서 MOS 트랜지스터의 기판에 공급한다.
전술한 구성에 의하면, MOS 트랜지스터의 기판 전위의 복수의 후보에서 전위를 선택함으로써 정확한 제어가 달성 가능하다.
또한, 상기 구성 3) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 소스 전위 제어 회로의 구성에 있어서, 소스 전위 제어 회로에 공급될 적어도 2 개의 전위로 구성된 복수의 선택 후보를 설정함으로써 소스 전위의 제어 신호에 의거 복수의 후보에서 전위를 선택하고 선택된 전위를 제어 대상으로서 MOS 트랜지스터의 소스에 공급한다.
상기 구성에 의하면, MOS 트랜지스터의 소스 전위의 복수의 후보에서 전위를 선택함으로써 정확한 제어가 달성 가능하다.
또한 상기 구성 2) 또는 4)에 기술된 바와 같은 반도체 집적 회로에 의하면, 2 개 타입의 MOS 트랜지스터, 즉 PMOS 트랜지스터 및 NMOS 트랜지스터가 제어 대상으로서 MOS 트랜지스터에 포함되는 경우, 기판 전위 제어 회로의 구성을 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로로 구성하는 것이 좋다
전술한 구성에 의하면, PMOS 트랜지스터 및 NMOS 트랜지스터를 별도로 제어함으로써 기판 전위의 강화된 제어 효과를 달성할 수가 있다.
또한, 상기 구성 3) 또는 4)에서 기술된 바와 같은 반도체 집적 회로에 의하면, 2 개 타입의 MOS 트랜지스터, 즉 PMOS 트랜지스터 및 NMOS 트랜지스터가 제어 대상으로서 MOS 트랜지스터에 포함되는 경우, 소스 전위 제어 회로의 구성을 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로로 구성하는 것이 좋다
전술한 구성에 의하면, PMOS 트랜지스터 및 NMOS 트랜지스터를 별도로 제어함으로써 소스 전위의 강화된 제어 효과를 달성할 수가 있다.
제어 대상의 MOS 트랜지스터가 복수 개 있고, 이들 MOS 트랜지스터가 서로 논리적으로 동일하며 서로 인접하여 위치한 경우, 기판 전위 제어 회로가 복수의 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하는 것이 좋다. 또한 소스 전위 제어 회로가 복수의 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것이 좋다. 전술의 경우 배선 길이는 단축되고 그에 따라 전력 소모 또한 감소된다.
클록 트리에 접속되는 기능 소자 및 동일 배선으로 연결된 기능 소자는 일반적으로 개개의 동작에 있어서 서로 논리적으로 관련이 있으며 인접하여 위치하고 있다. 따라서 기판 전위 제어 회로에 의하여 복수의 기능 소자에 포함된 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하고, 소스 전위 제어 회로에 의하여 복수의 기능 소자에 포함된 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것이 좋다. 전술의 경우 배선 길이는 단축되고 그에 따라 전력 소모 또한 감소된다.
반도체 집적 회로가 복수의 영역을 분할되고 및 복수의 영역 중 하나의 영역에 포함된 복수의 MOS 트랜지스터가 논리적으로 동일 방식으로 동작하는 경우, 동일하게 동작하는 복수의 MOS 트랜지스터는 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의해서 총괄적을 제어되는 것이 좋다. 클록 트리 이외에 접속되는 경우, 배선 길이는 단축되고 그에 따라 기판 전위 또는 소스 전위를 효과적으로 제어 가능하다.
이후, 본 발명의 양호한 실시예에 대해서 첨부 도면을 참조하여 보다 상세히 설명하기로 한다.
먼저, 도 1을 참조하여 본 발명의 기본적인 실시예를 설명한다. 도 1에서 도면 부호 1은 복수의 MOS 트랜지스터를 포함하는 제어 대상 회로이며, 제어 대상 회로에서 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 제어 전위(기판 전위 또는 소스 전위 중 적어도 하나)가 제어된다. 도면 부호 2는 제어 신호 발생 회로이며, 도면 부호 3은 제어 전위 제어 회로이고, 도면 부호 4는 제어 신호이다.
제어 대상 회로는 플립 플롭, 인버터, AND 회로 등의 복수의 논리 소자로 구성되며 제어 대상 회로에는 임의의 논리를 실현하도록 신호가 전파된다. 따라서 제어 대상 회로는 SRAM 또는 DRAM과 같은 메모리셀 어레이와는 다르다.
제어 신호 발생 회로(2)는 제어 대상 회로(1)에서 입력된 내부 신호에 의거하여 제어 전위 제어 회로(3)를 제어하는 제어 신호(4)를 발생한다. 제어 전위 제어 회로(3)는 제어 대상 회로(1)에 포함된 MOS 트랜지스터의 제어 전위(기판 전위/소스 전위)와 제어 신호(4)에 의거 MOS 트랜지스터의 임계 전압의 절대치를 제어한다. 임계 전압의 절대치를 큰 값으로 제어하는 경우, MOS 트랜지스터의 턴 오프 시 흐르는 누설 전류를 줄일 수가 있다. 또한 크로스토크의 영향으로 인한 글리치 잡음에 대한 내성이 증대될 수 있다. 임계 전압의 절대치를 작은 값으로 제어하는 경우 동작 속도를 가속화할 수가 있다.
다음에는 특정의 실시예에 대해서 기술하기로 한다.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 설명한다. 도면 부호 11은 MOS 트랜지스터를 포함하는 제어 대상 회로를 나타내며, 제어 대상 회로에서 기판 전위 및 소스 전위가 제어된다. 도면 부호 11a는 제어 대상 회로(11)의 MOS 트랜지스터를 포함하는 논리 회로이고, 도면 부호 12는 기판 전위 제어 신호 발생 회로이며, 도면 부호 13은 기판 전위 제어 회로이고, 도면 부호 14는 기판 전위 제어 신호이며, 도면 부호 15는 소스 전위 제어 신호 발생 회로이고, 도면 부호 16은 소스 전위 제어 회로이며, 도면 부호 17은 소스 전위 제어 신호이다.
기판 전위 제어 신호 발생 회로(12)는 논리 회로(11a)에서 입력된 내부 신호에 의거 기판 전위 제어 회로(13)를 제어하는 기판 전위 제어 신호(14)를 발생한다. 기판 전위 제어 회로(13)는 기판 전위 제어 신호(14)에 의거 제어 대상 회로(11)에 포함된 MOS 트랜지스터의 기판 전위를 제어한다.
전술의 경우, MOS 트랜지스터의 기판 전위에 역바이어스 전압이 인가되면, 임계 전압의 절대치가 커지게 된다. 그 결과 MOS 트랜지스터의 턴오프 시 흐르는 누설 전류는 감소될 수 있다. 또한 크로스토크의 영향으로 인한 클리치 잡음에 대한 내성이 증대될 수 있다.
역으로, MOS 트랜지스터의 기판 전위에 순바이어스 전압이 인가되면, 임계 전압의 절대치는 작아지게 된다. 그 결과 동작은 가속화될 수 있다.
동일하게 소스 전위 제어 신호 발생 회로(15)는 논리 회로(11a)에서 입력된 내부 신호에 의거 소스 전위 제어 회로(16)를 제어하는 소스 전위 제어 신호(17)를 발생한다. 소스 전위 제어 회로(16)는 소스 전위 제어 신호(17)에 의거 제어 대상 회로(11)에 포함된 MOS 트랜지스터의 소스 전위를 제어한다.
전술의 경우, MOS 트랜지스터를 PMOS 트랜지스터로 구성한 경우 소스 전위를 통상 전압 보다 높은 전압으로 설정하면, MOS 트랜지스터의 동작은 고속의 동작이 가능하다. 또한 IR 드롭 등으로 인해 전원 전압의 변동에 대한 내성이 증대될 수 있다. 또한 소스 전위를 통상 전압 보다 낮은 전압으로 설정하면, 게이트 누설 전류 흐림이 감소된다. 전력이 전원 전압의 제곱에 비례하므로 낮은 전압으로 설정되는 소스 전위는 저전력 소모를 실현한다는 것이 또 다른 이점이다.
MOS 트랜지스터의 기판 및 소스 전위가 동시에 제어될 수 있다. 특히 전력 소모를 줄이기 위해 주파수에 응답하여 소스 전위를 감소시키고, 기판에 역바이어스를 가하면, 임계 전압의 절대치는 증대된다. 이는 감소된 소스 전위로 인한 잡음 내성의 감소를 방지한다. 이런 식으로 저전력 소모와 강한 잡음 내성을 달성하는 회로를 실현할 수가 있다.
다음에 도 3은 제어 대상 회로(11)가 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 경우를 도시한다. 도 3에서 도면 부호 21은 제어 대상 회로(11)에 포함된 PMOS 트랜지스터이며, 도면 부호 22는 제어 대상 회로(11)에 포함된 NMOS 트랜지스터이다.
기판 전위 제어 회로(13)는 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로(23)와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로(24)로 구성된다. 기판 전위 제어 회로(13)는 PMOS 트랜지스터(21)의 기판 전위와 NMOS 트랜지스터(22)의 기판 전위를 별개로 제어한다.
소스 전위 제어 회로는 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로(25)와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로(26)로 구성된다. 소스 전위 제어 회로(16)는 PMOS 트랜지스터(21)의 소스 전위와 NMOS 트랜지스터(22)의 소스 전위를 별개로 제어한다.
PMOS 기판 전위 제어 회로(23)에는 PMOS 통상 전위 Vdd, PMOS 역바이어스 전위(Vbp( 〉Vdd) 및 PMOS 순바이어스 전위 Vfp(〈 Vdd)가 인가된다. 기판 전위 제어 신호(14)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 PMOS 트랜지스터(21)의 반도체 기판에 인가된다.
NMOS 기판 전위 제어 회로(24)에는 NMOS 통상 전위 Vss, NMOS 역바이어스 전위(Vbn(〈Vss) 및 NMOS 순바이어스 전위 Vfn(〉Vss)가 인가된다. 기판 전위 제어 신호(14)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 NMOS 트랜지스터(22)의 반도체 기판에 인가된다.
동일하게 PMOS 소스 전위 제어 회로(25)에는 PMOS 통상 전위 Vdd, PMOS 고전위(Vhp( 〉Vdd) 및 PMOS 저Vlp(〈 Vdd)가 인가된다. 소스 전위 제어 신호(17)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 PMOS 트랜지스터(21)의 소스 단자에 인가된다.
NMOS 소스 전위 제어 회로(26)에는 NMOS 통상 전위 Vss, NMOS 고전위(Vhn(〉Vss) 및 NMOS 저전위 Vln(〈 Vss)가 인가된다. 소스 전위 제어 신호(17)값에 의거 전술의 3 개의 전압값 중 하나가 선택되어 NMOS 트랜지스터(22)의 소스 단자에 인가된다.
다음에 도 4를 참조하여 전술한 바와 같이 기판 전위 제어 및 소스 전위 제어를 클록 트리, 펄스 발생기 및 래치를 사용한 회로에 적용한 일례에 대해서 설명하기로 한다. 도 4에서 도면 부호 31,32,33,34는 클록 트리를 형성하는 인버터이다. 도면 부호 35는 클록 신호에서 펄스 파형을 발생하는 펄스 발생기이며, 도면 부호 36은 래치이다. 펄스 발생기(35)에 포함된 MOS 트랜지스터의 기판 전위 및 래치(36)에 포함된 MOS 트랜지스터의 기판 전위는 기판 전위 제어 신호발생 회로(12)와 기판 전위 제어 회로(13)에 의하여 제어된다. 동일하게 그의 각각의 소스 전위는 소스 전위 제어 신호 발생 회로(15)와 소스 전위 제어 회로(16)에 의하여 제어된다. 도 10 및 도 11은 각각 일반적인 펄스 발생기 및 래치의 회로도이다.
먼저 도 4에 도시한 회로에 대해서 기판 전위 제어를 수행하는 일례를 설명하기로 한다. 도 5는 펄스 발생기(35)의 최종단에 연결된 MOS 트랜지스터의 기판 전위를 제어하는 경우의 파형도로서, 클록 파형, 출력 펄스 파형, PMOS 트랜지스터의 기판 전위 파형 및 NMOS 트랜지스터의 기판 전위 파형의 일례가 도시되고 있다.
일례에 따르면, 펄스 상승 시 PMOS 트랜지스터의 기판 전위에는 PMOS 순바이어스 전압 Vfp가 인가되고, NMOS 트랜지스터의 기판 전위에는 역바이어스 전압 Vbn이 인가된다. 이것은 PMOS 트랜지스터의 임계 전압의 절대치를 감소시켜 PMOS 트랜지스터의 턴온을 용이하게 하는 한편, NMOS 트랜지스터의 임계 전압의 절대치를 증대시켜 NMOS 트랜지스터의 턴온은 어렵게 된다. 전술의 프로세스 결과, 펄스는 보다 신속하게 상승할 수 있다.
이와는 대조적으로 펄스 하강 시 펄스폭은 유지된다. 따라서 PMOS 통상 전위 Vdd는 PMOS 트랜지스터의 기판 전위에 인가되고 NMOS 통상 전위 Vss는 NMOS 트랜지스터의 기판 전위에 인가된다.
펄스가 하강하는 기간 동안, PMOS 트랜지스터에는 역바이어스 전압 Vbp이 인가되고 NMOS 트랜지스터에는 순바이어스 전압 Vfn이 인가된다. 이는 PMOS 트랜지스터의 임계 전압의 절대치를 증가시켜 PMOS 트랜지스터의 누설 전류의 흐름을 감소시킨다. 더욱이 잡음 내성을 증대시킬 수가 있다.
전술한 방식에서 펄스 파형을 유지하면서 고속의 저전력 소모를 특징으로 하는 펄스 발생기를 구성하도록 3개 종류의 전위가 선택되어 MOS 트랜지스터의 기판 전위로서 기판에 공급된다.
도 6은 래치(36)의 1 단에서 MOS 트랜지스터에 대해 기판 전위 제어를 수행하는 경우의 파형도이다. 파형도에서 래치에 입력되는 PMOS 트랜지스터의 기판 전위 파형과 NMOS 트랜지스터의 기판 전위 파형이 도시되고 있다. 상기 경우에 있어 입력 펄스 파형 Vp이 상승하면, 두 PMOS 트랜지스터 및 NMOS 트랜지스터에는 순바이어스 전압(Vfp 및 Vfn)이 인가되어 두 MOS 트랜지스터의 턴온을 용이하게 하여 고속의 동작을 가능하게 한다.
입력 펄스 파형이 하강하면 두 PMOS 트랜지스터 및 NMOS 트랜지스터에는 역바이어스 전압(Vbp 및 Vbn)이 인가되어 두 MOS 트랜지스터의 턴온을 어렵게 하여 누설 전류의 흐름을 감소시켜 노이즈의 내성을 증대한다.
다음에, 도 7a는 도 5의 기판 전위 제어에 적합한 PMOS 제어 신호 발생 회로 및 PMOS 기판 전위 제어 회로의 일례를 도시한다. 도 7b는 도 5의 기판 전위 제어에 적합한 NMOS 제어 신호 발생 회로 및 NMOS 기판 전위 제어 회로의 일례를 도시한다.
도 7a에서 도면 부호 601은 PMOS 제어 신호 발생 회로이고, 도면 부호 602는 PMOS 기판 전위 제어 회로이며, 도면 부호 603,604,605는 지연 조정 회로이다. 지연 조정 회로는 기판 전위의 전이 시각에 대해서 사전에 지연값을 조정한다. 1단의 지연 조정 회로(603)의 출력 단자는 PMOS 순바이어스 전압 Vfp을 공급하는 MOS 트랜지스터 Qp1의 게이트에 접속된다. 2단의 지연 조정 회로(604)의 출력 단자는 통상 전위 Vdd를 공급하는 MOS 트랜지스터 Qp2의 게이트에 접속된다. 3단의 지연 조정 회로(605)의 출력 단자는 역바이어스 전압 Vbp을 공급하는 MOS 트랜지스터 Qp3의 게이트에 접속된다.
도 7a에 도시한 회로에 의하여 클록 신호 CLK가 상승하면, 지연 조정 회로(603)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp1가 턴온되며, PMOS 기판에는 순바이어스 전압 Vfp이 인가된다. 다음에 지연 조정 회로(604)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp2는 턴온되고, MOS 트랜지스터 Qp1는 턴오프되며, PMOS 기판에는 통상 전위 Vdd가 공급된다. 다음에, 지연 조정 회로(605)로부터의 지연값이 증대하여 MOS 트랜지스터 Qp3가 턴온되고 MOS 트랜지스터 Qp1 및 Qp2는 턴오프되어 PMOS 기판에는 역바이어스 전압 Vbp이 인가된다.
전술의 구성은 또한 NMOS 제어 신호 발생 회로와 NMOS 기판 전위 제어 회로의 경우에도 실현 가능하다.
도 7b에서 도면 부호 606은 NMOS 제어 신호 발생 회로이고, 도면 부호 607은 NMOS 기판 전위 제어 회로이며, 도면 부호 608,609,610은 지연 조정 회로이다. 1 단의 지연 조정 회로(608)의 출력 단자는 NMOS 역바이어스 전압 Vbn을 공급하는 MOS 트랜지스터 Qn1의 게이트에 접속된다. 2단의 지연 조정 회로(609)의 출력 단자는 통상 전위 Vss를 공급하는 MOS 트랜지스터 Qn2의 게이트에 접속된다. 3단의 지연 조정 회로(610)의 출력 단자는 순바이어스 전압 Vfn을 공급하는 MOS 트랜지스터 Qn3의 게이트에 접속된다.
도 7b에 도시한 회로에 의하여 클록 신호 CLK가 상승하면, 지연 조정 회로(608)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn1가 턴온되며, NMOS 기판에는 역바이어스 전압 Vbn이 인가된다. 다음에 지연 조정 회로(609)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn2는 턴온되고, MOS 트랜지스터 Qn1는 턴오프되며, NMOS 기판에는 통상 전위 Vss가 공급된다. 다음에, 지연 조정 회로(610)로부터의 지연값이 증대하여 MOS 트랜지스터 Qn3가 턴온되고, MOS 트랜지스터 Qn1 및 Qn2는 턴오프되어 NMOS 기판에는 순바이어스 전압 Vfn이 인가된다.
다음에는 도 4에 도시한 회로에 의하여 소스 전위 제어를 수행하는 일례에 대해서 설명하기로 한다. 도 8은 펄스 발생기(35)의 1단에 연결된 MOS 트랜지스터의 소스 전위를 제어하는 경우의 파형도로서 파형도는 클록 파형, 출력 펄스 파형, PMOS 트랜지스터의 소스 전위 파형 및 NMOS 트랜지스터의 소스 전위 파형의 일례도이다.
일례에 의하면, 펄스 상승 시 PMOS 트랜지스터의 소스 전위에는 PMOS 고전압 Vhp이 인가되며 NMOS 트랜지스터의 소스 전위에는 NMOS 저전위 Vln가 인가된다. 이렇게 하여 펄스는 신속하게 상승할 수가 있다.
펄스 하강 시 PMOS 트랜지스터의 소스 전위에는 PMOS 통상 전위 Vdd가 인가되며 NMOS 트랜지스터의 소스 전위에는 NMOS 통상 전위 Vss가 인가된다. 펄스가 하강하는 기간 동안 PMOS 트랜지스터는 턴오프되고 소스 전위에는 통상 전위 Vss가 인가된다. 이렇게 하여 PMOS 트랜지스터의 누설 전류 흐름이 제어되어 PMOS 트랜지스터의 누설 전류 흐름이 제어되고 잡음으로 인한 영향을 줄일 수가 있다. NMOS 트랜지스터의 소스 전위에는 통상 전압 Vss이 인가된다.
도 9는 도 4에 도시한 회로에서 래치(36)의 1단의 트랜지스터에 대한 소스 전위 제어를 수행하는 경우의 파형도로서, 입력 펄스 파형, PMOS 트랜지스터의 소스 전위 파형, NMOS 트랜지스터의 소스 전위 파형의 일례가 도시되고 있다.
펄스 상승 시 PMOS 트랜지스터의 소스 전위에는 PMOS 고전위 Vhp가 인가되고, NMOS 트랜지스터의 소스 전위에는 NMOS 저전위 Vln가 인가됨으로써 동작의 가속화가 달성된다. 그로부터 더 이상 고속 동작이 필요치 않아 두 PMOS 및 NMOS 트랜지스터에는 통상 전압이 인가되어 누설 전류 흐름을 감소시킨다. 이렇게 하여 고속 동작 및 저전력 소모가 가능한 래치 회로를 실현할 수가 있다.
지금까지 설명한 실시예에 의하면, 기판 전위 및/또는 소스 전위는 제어 대상 회로 내에서 발생한 제어 신호에 의거하여 제어된다. 따라서 본 발명은 종래 기술에 비해 원활한 전력 제어를 실현할 수 있으며, 제어 대상 전체 회로의 대기 상태 및 활성 상태를 반도체 집적 회로의 외부 신호에 의거 서로 전환하거나 게이트 전압 및 기판 전압은 단순히 서로에 대해서 인터페이스된다. 특히 제어 대상 전체 회로가 활성 상태에 있을 지라도, 제어 대상 회로의 턴오프 MOS 트랜지스터에는 역바이어스 전압이 인가되고 제어 대상 회로의 턴온 MOS 트랜지스터에는 순바이어스 전압이 인가되도록 제어를 수행할 수가 있다.
또한, 본 발명의 일실시예에 의하면 다음과 같은 부차적인 효과가 기대된다. CMOS 회로에서 MOS 트랜지스터의 온/오프 전환 시, PMOS 트랜지스터 및 NMOS 트랜지스터를 통해 VDD에서 VSS로 흐르는 관통 전류가 발생된다. 본 발명의 일실시예에 의하면, 관통 전류를 감소시키기 위해 턴오프 MOS 트랜지스터의 임계 전압의 절대치를 크게 설정한다. 그 결과 IR 드롭이 감소되고 IR 드롭으로 인한 지연 변동성은 감소된다.
본 발명에 의하면, 제어 대상 회로는 펄스 발생기와 래치를 채용하고 있지만 다른 회로들에도 적용 가능하다.
도 4에 도시한 회로에서 인버터는 펄스 발생기에 접속되어 있다. 복수의 펄스 발생기가 인버터에 접속되는 경우, 복수의 펄스 발생기를 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의하여 제어함으로써 전력 소모를 더 줄일 수가 있다. 반도체 집적 회로에서 클록 트리는 대규모의 전력을 요한다. 그러므로 클록 트리에 접속된 MOS 트랜지스터의 기판 전위 또는 소스 전위 제어 시 지연을 유지하면서 전력 소모를 효율적으로 저감할 수가 있다.
제어 대상 회로가 할당 및 배선에 관한 정보를 고려하여 클록 트리로 구성되지 않는 경우, 인접하여 위치하며 논리적으로 동일하게 동작하는 MOS 트랜지스터는 클록 트리 이외의 회로의 전력 소모를 효율적으로 줄이기 위해 기판 전위 제어 회로 또는 소스 전위 제어 회로에 의해서 제어된다.
본 발명은 전술의 실시예에 제한되지 않으며 당업자라면 본 발명의 기술 사상의 범위 내에서의 각종 수정을 행할 수가 있다.
본 발명에 의한 반도체 집적 회로는 기판 전위 및/또는 소스 전위를 제어 대상 회로에서 발생한 제어 신호에 의거하여 제어함으로써, 원활한 전력 제어를 실현할 수 있어 소비 전력이 저감되고 고속의 동작이 가능하며, 크로스토크의 영향으로 인한 글리치 잡음에 대한 내성이 증대된다.
도 1은 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 도시하는 블록도.
도 2는 본 발명의 일실시예에 따른 반도체 집적 회로의 구성을 도시하는 블록도.
도 3은 본 발명의 일실시예에 따른 반도체 집적 회로의 제어 대상 회로, 기판 전위 제어 회로 및 소스 전위 제어 회로의 특정예를 도시하는 블록도.
도 4는 본 발명의 일실시예에 따른 반도체 집적 회로의 블록도로서, 제어 대상 회로는 펄스 발생기와 래치로 구성된다.
도 5는 본 발명의 일실시예에 따른 펄스 발생기에 의하여 기판 전위 제어를 수행하는 경우를 도시하는 파형도.
도 6은 본 발명의 일실시예에 따른 래치에 의하여 기판 전위 제어를 수행하는 경우를 도시하는 파형도.
도 7a는 본 발명의 일실시예에 따른 PMOS 제어 신호 발생 회로와 PMOS 기판 전위 제어 회로의 특정 회로 구성을 도시하는 회로도.
도 7b는 본 발명의 일실시예에 따른 NMOS 제어 신호 발생 회로와 NMOS 기판 전위 제어 회로의 특정 회로 구성을 도시하는 회로도.
도 8은 본 발명의 일실시예에 따른 펄스 발생기에 의하여 소스 전위 제어를 수행하는 경우를 도시하는 파형도.
도 9은 본 발명의 일실시예에 따른 래치에 의하여 소스 전위 제어를 수행하는 경우를 도시하는 파형도.
도 10은 본 발명에 따른 펄스 발생기의 특정 구성예를 도시하는 회로도.
도 11은 본 발명에 따른 래치의 특정 구성예를 도시하는 회로도.
※도면의 주요 부분에 대한 부호의 설명※
11 제어 대상 회로
11a 논리 회로
12 기판 전위 제어신호 발생 회로
13 기판 전위 제어 회로
14 기판 전위 제어 신호
15 소스 전위 제어 신호 발생 회로
16 소스 전위 제어 회로
17 소스 전위 제어 신호

Claims (21)

  1. 반도체 집적 회로로서,
    복수의 MOS 트랜지스터를 포함하는 제어 대상 회로 - 상기 제어 대상 회로에서 상기 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 제어 전위가 제어됨 - 와,
    상기 제어 대상 회로의 내부 신호에 의거 제어 전위를 제어하는 제어 신호를 발생하는 제어 신호 발생 회로와,
    상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 제어 전위를 제어하는 제어 전위 제어 회로
    를 구비하며,
    상기 제어 전위는 기판 전위 및 소스 전위 중 적어도 하나인 것인 반도체 집적 회로.
  2. 반도체 집적 회로로서,
    복수의 MOS 트랜지스터를 포함하는 제어 대상 회로 - 상기 제어 대상 회로에서 상기 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어됨 - 와,
    상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,
    상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로
    를 구비하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 기판 전위 제어 회로는 상기 제어 신호에 의거 상기 기판 전위 제어 회로에 공급된 2개의 전위 중 적어도 하나를 선택하여 선택된 전위를 상기 MOS 트랜지스터의 기판에 공급하는 것인 반도체 집적 회로.
  4. 제2항에 있어서, 상기 적어도 하나의 MOS 트랜지스터는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,
    상기 기판 전위 제어 회로는 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로로 구성되는 것인 반도체 집적 회로.
  5. 제2항에 있어서, 상기 기판 전위 제어 회로는 논리적으로 동일하게 동작하며 물리적으로 인접하여 위치하는 복수의 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하는 것인 반도체 집적 회로.
  6. 제5항에 있어서, 상기 복수의 MOS 트랜지스터는 클록 트리에 접속된 기능 소자에 포함된 MOS 트랜지스터와 상기 클록 트리에 접속된 동일 배선으로 연결된 기능 소자에 포함된 MOS 트랜지스터를 포함하는 것인 반도체 집적 회로.
  7. 제5항에 있어서, 상기 복수의 MOS 트랜지스터는 반도체 집적 회로가 복수 영역으로 분할된 복수 영역에 포함되며 논리적으로 동일하게 동작하는 복수의 MOS 트랜지스터인 것인 반도체 집적 회로.
  8. 반도체 집적 회로로서,
    복수의 MOS 트랜지스터를 포함하는 제어 대상 회로 - 상기 제어 대상 회로에서 상기 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,
    상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,
    상기 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로
    를 구비하는 반도체 집적 회로
  9. 제8항에 있어서, 상기 소스 전위 제어 회로는 상기 제어 신호에 의거 상기 소스 전위 제어 회로에 공급된 2개의 전위 중 적어도 하나를 선택하여 선택된 전위를 상기 MOS 트랜지스터의 소스에 공급하는 것인 반도체 집적 회로.
  10. 제8항에 있어서, 상기 적어도 하나의 MOS 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하며,
    상기 소스 전위 제어 회로는 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로로 구성되는 것인 반도체 집적 회로.
  11. 제8항에 있어서, 상기 소스 전위 제어 회로는 논리적으로 동일하게 동작하며 물리적으로 인접하여 위치하는 복수의 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것인 반도체 집적 회로.
  12. 제11항에 있어서, 상기 복수의 MOS 트랜지스터는 클록 트리에 접속된 기능 소자에 포함된 MOS 트랜지스터와 상기 클록 트리에 접속된 동일 배선으로 연결된 기능 소자에 포함된 MOS 트랜지스터를 포함하는 것인 반도체 집적 회로.
  13. 제11항에 있어서, 상기 복수의 MOS 트랜지스터는 반도체 집적 회로가 복수 영역으로 분할된 복수 영역에 포함되며 논리적으로 동일하게 동작하는 복수의 MOS 트랜지스터인 것인 반도체 집적 회로.
  14. 반도체 집적 회로로서,
    복수의 MOS 트랜지스터를 포함하는 제어 대상 회로 - 상기 제어 대상 회로에서 상기 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위가 제어되고, 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위가 제어됨-와,
    상기 제어 대상 회로의 내부 신호에 의거 기판 전위를 제어하는 제어 신호를 발생하는 기판 전위 제어 신호 발생 회로와,
    상기 제어 대상 회로의 내부 신호에 의거 소스 전위를 제어하는 제어 신호를 발생하는 소스 전위 제어 신호 발생 회로와,
    상기 기판 전위의 제어 신호에 의거 상기 제어 대상 회로에서 적어도 하나의 MOS 트랜지스터의 기판 전위를 제어하는 기판 전위 제어 회로와,
    상기 소스 전위의 제어 신호에 의거 상기 제어 대상 회로의 적어도 하나의 MOS 트랜지스터의 소스 전위를 제어하는 소스 전위 제어 회로
    를 구비하는 반도체 집적 회로.
  15. 제14항에 있어서, 상기 기판 전위 제어 회로는 상기 제어 신호에 의거 상기 기판 전위 제어 회로에 공급된 2개의 전위 중 적어도 하나를 선택하여 선택된 전위를 상기 MOS 트랜지스터의 기판에 공급하는 것인 반도체 집적 회로.
  16. 제14항에 있어서, 상기 소스 전위 제어 회로는 상기 제어 신호에 의거 상기 소스 전위 제어 회로에 공급된 2개의 전위 중 적어도 하나를 선택하여 선택된 전위를 상기 MOS 트랜지스터의 소스에 공급하는 것인 반도체 집적 회로.
  17. 제14항에 있어서, 상기 적어도 하나의 MOS 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하며,
    상기 기판 전위 제어 회로는 PMOS 트랜지스터의 기판 전위를 제어하는 PMOS 기판 전위 제어 회로와 NMOS 트랜지스터의 기판 전위를 제어하는 NMOS 기판 전위 제어 회로로 구성되는 것인 반도체 집적 회로.
  18. 제14항에 있어서, 상기 적어도 하나의 MOS 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하며,
    상기 소스 전위 제어 회로는 PMOS 트랜지스터의 소스 전위를 제어하는 PMOS 소스 전위 제어 회로와 NMOS 트랜지스터의 소스 전위를 제어하는 NMOS 소스 전위 제어 회로로 구성되는 것인 반도체 집적 회로.
  19. 제14항에 있어서, 상기 기판 전위 제어 회로는 논리적으로 동일하게 동작하며 물리적으로 인접하여 위치하는 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 기판 전위를 총괄적으로 제어하며,
    상기 소스 전위 제어 회로는 논리적으로 동일하게 동작하며 물리적으로 인접하여 위치하는 복수의 MOS 트랜지스터 중 적어도 하나의 MOS 트랜지스터의 소스 전위를 총괄적으로 제어하는 것인 반도체 집적 회로.
  20. 제19항에 있어서, 상기 복수의 MOS 트랜지스터는 클록 트리에 접속된 기능 소자에 포함된 MOS 트랜지스터와 상기 클록 트리에 접속된 동일 배선으로 연결된 기능 소자에 포함된 MOS 트랜지스터를 포함하는 것인 반도체 집적 회로.
  21. 제19항에 있어서, 상기 복수의 MOS 트랜지스터는 반도체 집적 회로가 복수 영역으로 분할된 복수 영역에 포함되며 논리적으로 동일하게 동작하는 복수의 MOS 트랜지스터인 것인 반도체 집적 회로.
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