TW583834B - Interpolating circuit, DLL circuit and semiconductor integrated circuit - Google Patents

Interpolating circuit, DLL circuit and semiconductor integrated circuit Download PDF

Info

Publication number
TW583834B
TW583834B TW091121551A TW91121551A TW583834B TW 583834 B TW583834 B TW 583834B TW 091121551 A TW091121551 A TW 091121551A TW 91121551 A TW91121551 A TW 91121551A TW 583834 B TW583834 B TW 583834B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
control
current
output
Prior art date
Application number
TW091121551A
Other languages
English (en)
Inventor
Yasuhiro Takai
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Application granted granted Critical
Publication of TW583834B publication Critical patent/TW583834B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/15046—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a tapped delay line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Electronic Switches (AREA)

Description

583S34
明說明（1)先前技術
—…必uί见左n 之 位之信號；相位偵測器，偵測内插電路之輸出信綱 「時鐘之相位差，以及計數器，依照相位偵測器之輸出 、uP/DN)向上計數、向下計數；得到和基準時鐘同步之輸 出時鐘。參照在本發明之說明使用之圖3，說明DLL之基才 構造。圖3之延遲電路10係輸入信號後，從自延遲時間相 異之多個分接頭之中所選擇之分接頭輸出令所輸入之信绩 延遽之信號之延遲電路（以下稱為「延遲線」），多工器 20〇係選擇自延遲電路10之第奇數個分接頭輸出之奇相位 DLUDelay Lock Loop :延遲鎖定迴路）包含延遲電 絡，輸人基準時鐘，具有輸出延遲時間相異之時鐘信號之 爹侗分接頭，開關，選擇延遲電路之分接頭後選擇2種時 减信號；内插電路，輸出將2種時鐘信號之相位差内分 夕 /古緒：iH /M rail ^ , _λ_ . 相
之信號之一後輸出之開關，多工器2 〇 e係選擇自延遲電路 1 0之弟偶數個分接頭輸出之偶相位之信號之一後輸出之開 關。輸入自多工器20〇、20e輸出之奇相位之信號（〇dd)和 偶相位之信號（even)之微調延遲電路30係内插電路。相位 偵測器50偵測微調延遲電路3〇(内插電路）之輸出信號和基 準時鐘之相位差後，多工器2 〇 〇、2 0 e依照計數器4 〇之輪出 各自選擇延遲電路1〇之第奇數個分接頭和延遲電路之第 偶數個分接頭。又，微調延遲電路30(内插電路）依照計數 器4 0之輸出改變將輸入信號之相位差内分之比例。 ^ DLL電路和包含電壓控制振盪器之PLL(相位同步迴路） 電路相比，在未輸入基準時鐘之情況，不輸出時鐘，因動
583834 五'發明說明（2) 作停止’適合低耗電力化。
圖12係表示在特開200 1 -56723號公報公開之内插電路 之構造圖。在該在特開2 00 1 -5 6 723號公報，公開在DDR (Double Data Rate)—SDRAM(Synchronous DRAM)使用之 DLL之内插電路。參照圖12，内部時鐘ACLK、BCLK(或 者/ACLK、/BCLK)、來自計數器之計數信號CNT3〜CNT〇後， 輸出在内部時鐘ACLK、BCLK(或者/ACLK、/BCLK)之間具有 相位之内部時鐘信號ABCLK(或者/ABCLK)。緩衝器電路將 自内插電路輸出之内部時鐘信號ABCLK(或者/ABCLK)之信 號波形整形後’輸出内部時鐘信號CLK1 (或者/CLK1 )。内 插電路包含接受内部時鐘信號^!^之開關電路74a、74b、 74c、74d、接受内部時鐘信號BCLK之開關電路76a、76b、 7 6c、7 6d、4個反相器78以及電阻R2、R3，各開關由時鐘 反相器和與該時鐘反相器之pM〇s電晶體連接之反相器構 成。經由反相器78分別供給開關電路74a、74b、74c、74d 之控制端子計數信號CNTO〜CNT3。各開關電路之時鐘反相 器之數字表示時鐘反相器之閘極寬之比，開關電路74a、 7 4b、74c、74d之時鐘反相器之導通電阻依次變成1/2，形 成按照計數信號CNT0〜CNT3變化之可變電阻。在電阻R2、 R3形成在内部時鐘信號ACLK之轉移緣和内部時鐘信號BCLK 之轉移緣之間具有轉移緣之相位之内部時鐘信號ABCLK。 缓衝器電路包含電阻R4、R5，在VDD、VSS之間串聯；差動 放大電路80a，接受電阻R4、R5之分壓電位和内部時鐘信 號BCLK ;以及反相器80b，接受差動放大電路8〇a之輸出後
583834 五、發明說明（3) 輸出内部時鐘信號CLK1。產生相位按照計數信號CNTO 〜CNT3之加權之内部時鐘信號ABCLK。在別的内插電路上， 在上述之特開20 0 1 -56723號公報公開也公開圖14所示之構 造。 參照圖14，包含2組定電流源1 68a ; 2組4個 pMOSl 68b、1 68c、1 68d、1 68e，抽出自定電流源1 68a 供給 之電流之閘極寬不同；2組4個nMOS f，和各電晶體之源極 側串聯；以及差動放大電路168g、168h，其輸出相連接。 節點vl、V2之電壓按照計數信號CNT〇〜CNT3之加權變化， 藉著差動放大電路168g、16 8h，输出在内部時鐘ACLK、 BCLK(或者/ACLK、/BCLK)之間具有相位之内部時鐘信號 CLK1(或者/CLK1)。 在上述之特開2 〇 〇 1 - 5 6 7 2 3號公報，供給圖丨2所示之内 插電路之時鐘ACLK、/ACLK、BCLK 、/BCLK如圖15所示， 依據挪移暫存器1 0 60、1 064，用開關電路選擇。圖15係表 示產生ABCLK、BCLK之時鐘延遲產生部之構造圖，包含延 遲電路1 054、延遲段有源電路1〇56、第一開關電路1〇58、 第一挪移暫存器1 0 60、第二開關電路1〇62以及第二挪移軿 存器1 064。 /曰
一在用挪移暫存器構成產生選擇用以選擇延遲電路之分 接頭之開關之分接頭控制信號之電路之情況，如後面之詳 細說明所示，鎖定所需之週期增加。 ^ 在動作頻率為 2 倍之 DDR(D〇uble Data Rate) —n(DDR SDRAM之高速規格），需要提高輸出時序精度。在ddr—π —
583834 五、發明說明（4) SDRAM)高達200〜300MHz(400〜600Mbps)。 在^生選擇延遲電路之分接頭之分接頭控制信號之挪 移暫存器，粗調之起始值設定之步級最大也係延遲元件一 段（圖3之延遲電路^丨等）。 為了縮短鎖定時間，需要將延遲電路之分接頭（延遲 線）之起始值設為中央值，但是未必以最小之時鐘週期鎖 疋。即，偵號在延遲線傳播之時間不必要的變長，與其成 正比的，輸出時序之變動或耗電流增加。 ^ 例如’在用挪移暫存器進行選擇延遲電路之分接頭之 控制之構造，將延遲元件之台數（圖15 iD(n、D〇2等）設為 1 28段、，將挪移暫存器之起始值設為中點，鎖定點位於第 一段或最後段（128段）時，在和鎖定點對應之分接頭之選 擇需要比較相位64次，還需要在内插電路之相位調整用之 週期。 為了滿足時鐘週期數和最低動作頻率之規定，延遲元 ，之段數無法增加，每一台之傳播時間，即被内插之2信 號之間隔（輸入内插電路之2種信號之相位差）不能縮短。 一此外，在圖12所示之内插電路，因將電流驅動性能不 反相器之輸出短路後控制，因線性動作之範圍窄，想 提高設定解析度，精度也不提高。 ^ 而，在圖14所示之電路，供給差動放大電路内部時鐘 ^ACLK、/ACLK之反相信號，反相信號需要按照彼此同 一 4序輸入差動放大電路。在用反相器將八(：1^反相而產生 内邛％鐘信號/ACLK之情況，由於反相器之傳播延遲時 583834
JO J 叶 五、發明說明（6) 更包含 波形合成部， 以並聯形態連接於 間； 及偏壓控制部 源和該第二電流源 本發明之内 偏壓控制部 定電流源 一個開關元件，一 入控制信號 在 該 件構成 端子輸 端子輸 更包含一種裝 將 入該控 入該控制信 控制成 該第一 將 夕卜的一 第二電 源。 在 端子和 和按照 流向該多組 制信號之一 和該第一電 電流源； 流向於其控 群開關元件 流值相等之 本發明之別 第二輪入端 自控制信號 該第一串 和該輸出 將各自流 之電流值 插電路， 包含包含 ;及開關 和該定 後開閉； 號之反相 置， 電路之開 群開關元 流值相等 2路和該帛二_聯電路彼此 連接之節點和第二電源之 向該波形合成部之該第一電流 設為和該内分比對應之值。 其中： 多組電路，該電路由以下之構 兀件對，而該開關元件對包含 電流源共同的連接，於其控制 和另一個開關元件，於其控制 信號而開閉； 關元件對之中於其控制端子輪 件之總電流設為第一電流值， 之電流值流向該波形合成部之 制端子輸入該控制信號之反相信號之另 之總電流設為第二電流值，控制成和該 電流值流向該波形合成部之該第二電流 的侧面，係一種内插電路，自第一輸入 子輸入第一信號及第二信號，產生相位 輪入端子輸入之控制信號所設定之内分
第12頁 583834 五、發明說明（7) — ^ t f 了該第~信號及第二信號之相位差之值對應之輸出 仏谠輸出端子輸出，包含 箆一 電路，輪入該第一信號及該第二信號後’輸出該 一 §號及該第二信號之既定之邏輯運算結果； 源第一電晶體，插入和該輸出端子連接之節點與第一電 ^ ^間於其控制端子輸入該邏輯電路之輸出信號後控制 f 一串聯電路，以串聯形態連接第一電流源電晶體和 ^ 了卫制端子輸入該第一信號後控制開閉之第二電晶體而 體和：串聯形態連接第二電流源電晶 體而成； 3 μ弟一信號後控制開閉之第三電晶 更包含 波形合成部，該第一串 以並聯形態連接於和節點和/电路和該第二串聯電路彼此 及偏壓控制部，依照規^=電源之間； 號，控制成按照諸内分比之$，内分比之比率之控制信 之該第一電流源和該第二電节流值各自流向該波形合成部 該偏壓控制部包含包含夕纟' 件構成，定電流源電晶體，=冱，路，該電路由以下之構 電晶體，連接於該定電流源^第一電源連接，·第一開關 晶體之控制端子連接之第1、節晶體和與該第一定電流源電 規定該内分比之控制信號德門·、之間’於其控制端子輸入 圩閉；以及第二開關電晶體， 麵 第13頁 583834 五、發明說明（8) 連接於該定電流源電晶 制端子連接之第二節點 分比之控制信號之反相 該多組電路之該第 接點與二極體連接之第 四電晶體和誘第一定電 接； 該多組電路之該第 接點與二極體連接之第 五電晶體和該第二定電 接。 在本發明之另外之 遲鎖定迴路包含： 延遲電路，輸入基 出延遲時間各自不同之 第一多工器和第二 個分接頭之一和該延遲 戶斤選擇之各分接頭各自 號； 體和與該第二定電流源電曰 a日日 ^ %日日體之> 之間，於其控制端子輪入規a 控 信號後開閉； &以内 一開關電晶體群和該第—節點 四電晶體連接，二極體連接之 流源電晶體之控制端子共同的2弟 '一開關電晶體群和該第二諮肌 即點之；查 五電晶體連接，二極體連接之= 流源電晶體之控制端子i£ π ^該第 /、W的連 側面，係一種延遲鎖定迴路，= ，該 延 準^號後令延遲，自多個分拉 信號； # 多工器，選擇該延遲電路之第奇 電路之第偶數個分接頭之— 輸出奇相位之信號和偶相位 頭輪 後， 之信 數 微調延遲電路，將自該第一多工器和該第二多工。 自輸出之奇相位之信號和偶相位之信號作為第一信號^ ^ 二信號輸入後，輸出將延遲時間微調後之信號； 相位偵測恭’輸入該微調延遲電路之輸出信號和兮夷 準信號後，偵測這些信號之相位差； ~ i
583834 五、發明說明（9) 以及計數器變； 依照該相位偵測器之輸出令計數值可 該第 自選擇該 數個分接 該微 在本發明 迴路包含 輪入 延遲 多個分接 第一 個分接頭 所選擇之 號； 微調 自輪出之 二信號輪 第三 號，選擇 輪出 資料輪出 第四 間和讀第 一多工器和該第二多工器 延遲電路之第偶數個分接 頭； 調延遲電路由上述之本發 之別的侧面，係一種延遲 依照該計數器之輸出各 頭和該延遲電路之第奇 明之内插電路構成。 鎖定迴路，該延遲鎖定 用緩衝 電路， 頭輪出 多工器 之 和 各分接 延遲電 奇相位 入後， 多工器 所輪入 用緩衝 $工器 器，輸入輸入信號 輸入該輸入用緩衝 延遲時間各自不同 和第二多工器，選 讓延遲電路之第偶 頭各自輸出奇相位 路，將自該第一多 之信號和偶相位之 輪出將延遲時間微 ’將該微調延遲電 夂資料後輸出； 命，輸入該第三多 ，輸入該微調延遲 器之延遲時間等價 器之輸出後令延遲，自 之信號； 擇該延遲電路之第奇數 數個分接頭之一後，自 之信號和偶相位之信 =器和該第二多工器各 仡號作為第一信號及第 調後之信號； 路之輪出作為切換信 工器之輪出㈣為輪出 電路之輪出，其延遲時 多 工
第15頁 583834 五、發明說明（ίο) 虛擬之第〆缓衝器，輸入該第四多工器之輸出，其延 遲時間和該輸出用緩衝器之延遲時間等價； 虛擬之第二緩衝器，輸入該第一緩衝器之輸出，其延 遲時間和該輸入用緩衝器之延遲時間等價； 相位偵測器’輸入該第二緩衝器之輸出信號和該輸入 用緩衝器之輸出信號後，偵測這些信號之相位差，· 以及計數器，依照該相位偵測器之輸出令計數值可 變； 該第一多工器和該第二多工器依照該計數器之輪出各 自選擇該延遲電路之第偶數個分接頭和該延遲電路之第奇 數個分接頭； 可 該微調延遲電路由上述之本發明之内插電路構成。 【實施方式】
以下，參照附加圖面說明本發明之較佳之實施形態。 本發明在其較佳之一實施形態，參照圖1，在輸出以按~照 所设定之内分比將輸入之第一及第二信號之相位差内分之 值規定机位之輸出信號之内插電路，包含波形合成部1， 而波形合成部1包含第一開關元件（Mp丨），插入和輸出端子 (OUT)連接之節點（N1)之充電路徑；一種裝置，當第一信 號(FINO)及第二信號（{^關乂都係第一邏輯值時使第一開關 元件（MP1)變成導通而將節點（N1)充電；以及第一放電路 徑和第二放電路徑，與第一信號（FI NO)和第二信號（FINE) 對應的設置’和節點（N1 )連接，在第一放電路徑以串聯形
第16頁 583834 五、發明說明（11) 態插入第一定電流源（MN2)及依照第一信號（piNO)控制導 通及不導通之第二開關元件（MN4) ’在第二放電路徑以串 聯形態插入第二電流源（MN3)及依照第二信號（FINE)控制 導通及不導通之第三開關元件（JIN5)，當第一信號（FiNO) 和第一#號（F I NE )之至少一個為第二邏輯值時，第二開關 元件（MN4)及第三開關元件（MN5)之至少一個變成導通，將 和輸出端子連接之節點（N1 )放電。更詳細說明之，波形合 成部1包含邏輯電路（0R1)，輸入第一及第二信號（FIN〇、 FINE)後，輸出這些信號之邏輯和運算結果；第一開關元 件（MP1)，播入和輸出端子（out)連接之節點與第一電源 (VDD)之間，於其控制端子輸入邏輯電路（〇R1 )之輸出信 號’控制導通及不導通，苐一串聯電路，由第一定電流源 (MN2)和於其控制端子輸入第一信號（FIN〇)後控制導通及 不導通之第二開關元件（MN4)構成·，以及第二串聯電路， 由第一定電流源（Μ N 3 )和於其控制端子輸入第二信號 (FINE)後控制導通及不導通之第三開關元件（ΜΝ5)構成； 在構造上第一串聯電路和第二串聯電路在·節點（Ν丨）和第二 電源（VSS)之間以並聯形態連接。 控制波开少合成部1之第一定電流源（ΜΝ2 )和第二電流源 (ΜΝ3)之偏壓之偏壓控制部2依照規定内分比之控制信號 (SEL0、SEL1、SEL2)，依據該控制信號和其反相信號，控 制2組電流路徑之開關（ΜΡ21、ΜΡ23、ΜΡ25及ΜΡ22、ΜΡ24、 ΜΡ2 6 )開閉，產生電流值之比和内分比對應之第一電流 (II)和第二電流（12)，使得與第一電流（π)和第二電流
第17頁 583834 五、發明說明（12) 一 — --—-- 各自之電流值對應之電流各自流向第-定電流源 (MN2)和第二電流源（MN3)。 在本發明之實施例，内插電路更包含第一預充電 (PR1 )〃，將第一定電流源（MN2)和第二開關元件（MN4)之連 接點節點預備放電或預備充電；及第二預充電電路 (PR2)，將第二電流源（MN3)和第三開關元件（mn5)之連接 點節點預備放電或預備充電。第—預充電電路（pRl)由 四開關元件（MP2)構成，插入第—電源（VDD)和第一定電流 源（MM2)與第二開關元件（MN4)之連接點節點之間，於其控 制端子輪入邏輯電路（0R1)之輸出，控制開閉。第二預充 電電路（PR2)由第五開關元件（MP3)構成，插入第一電源 (JDD)和第二電流源（MN3)與第三開關元件之連接點 即點之間，於其控制端子輸入邏輯電路（〇R ^之輸出，控 制開閉。 在本發明之實施例，偏壓控制部2包含多組電路較 好，該電路由以下之構件構成，定電流源（Ij•，但，卜1、 2、3 )，及開關元件對。該開關元件對包含開關元件（Mp2 1 +、2 (j ~ 1 ) ’但’ j = 1、2、3 )，一端和定電流源（I j )共同的 連接’於其控制端子輸入規定内分比之控制信號（SELj — 1 ’但’ j = l、2、3)，控制開閉；及開關元件（Mp22 + 2( j — 1 ) ’但’ j = 1、2、3)，各自於其控制端子輸入該控制信號 之反相化號’控制開閉。在構造上控制成，使和流向於其 控制端子輸入控制信號（SEL〇、SEL1、SEL2)之開關元件群 CMP21、MP23、MP25)之總電流相等之電流（第一電流值11 )
第18頁 583834 五、發明說明（13) 流向第一定電流源(M N 2 )’使和流向於其控制端子輸入以 反相器（INV1、INV2、INV3)將控制信號（SEL〇、SEL1、 SEL2)反轉後之反相信號之開關元件群（JJP22、MP24、 MP26)之總電流相等之電流（第二電流值丨2)流向第二電流 溽（MN3)。 更詳細說明之’係流向於其控制端子輸入控制信號 (SELO、SEL1、SEL2)之開關元件群（MP21、MP23、MP25)之 總電流之第一電流值11流入二極體連接之第一電晶體 (Μ N11) ’第一電晶體（Μ N11 )之控制端子和構成第一電流 源之電晶體（ΜΝ 2 )之控制端子連接，係流向於其控制端子 輸入以反相器（INV1、INV2、INV3)將控制信號（sel〇、 SEL1、SEL2 )反轉後之反相信號之開關元件群（μρ22、 Μ Ρ 2 4、Μ Ρ 2 6 )之總電流之苐一電流值I 2流入二極體連接之 第二電晶體（ΜΝ 1 2 ) ’第二電晶體（Ν1 2 )之控制端子和構成 該第二電流源之電晶體（ΜΝ3)之控制端子連接。 、偏壓控制部之定電流源（II、12、13)之電流值之加權 為1 : 2 : 4等。例如，依據控制信號（SEL〇、SEU、SEL2) 之值將第一、第二電流值之比設為〇 : 7、1 : 6、2 : 5、 3 : 4、4 : 3、5 : 2、6 : 1、7 : 〇 〇 本發明之DLL(延遲鎖定迴路）電路，在其較佳之實施 形態，參照圖3，包含輸入用緩衝器80，輪入輸入信^ ^ 延遲電路10，輸入輸入用緩衝器8〇之輸出信號後令延遲， 自多個分接頭輸出延遲時間各自不同之信號；第一、第二 多工器（20〇、20e)，選擇延遲電路1〇之第奇數個分接頭之
583834 五、發明說明（14) 一和延遲電路10之第偶數個分接頭之一後，各自輸出奇相 位之信號和偶相位之信號；微調延遲電路3 0，將各自自第 一二第二多工器（20〇、20e)輸出之奇相位之信號和偶相位 之信，作為第一及第二信號輸入後，輸出將延遲時間微調 後之信號；第三多工器70，將輸入之資料作為微調延遲電 路3/ ^輸出之切換信號，選擇輸出；輸出用緩衝器g 〇，輸 入第三多工器70之輸出後作為輸出資料輪出；第四多工器 ，輸入微調延遲電路3〇之輸出，其延遲時間和第三多工 ^之延遲時間等價；虛擬之第一緩衝器91，輸入第四多工 =71之輸出’和輸出用緩衝器9 〇之延遲時間等價；虛擬之 緩衝8 1 ’輸入第一緩衝器之輸出，和該輸入用緩衝 又延遲時間等價；相位偵測器50，輸人虛擬之第二緩 。之輸出信號和輸入用緩衝器8〇之輸出信號，偵測這 :t ，相位差，以及計數器40，依照相位偵測器50之輸 [數值。第一、第二多卫器（20〇、20e)依照計數器 • 出二各自選擇延遲電路10之第偶數個分接頭和延遲 電 之第奇數個分接頭，微調延遲電路30由上述之本發 明之内插電路構成。 w ^ 40於t Ϊ ^之DU電路，在其較佳之實施形態，自計數器 $八4 、第一多工器（20〇、20e)，用以切換該延遲電 田,斗t接頭之控制信號之碼由格雷碼構成。計數器40採 " 值上輸出袼雷碼（Grey Code)之構造。 延遲電路’在其較佳之實施形態’參照圖6， 由粗調整用之延遲電路構成，選擇該第奇數
第20頁 583834 五、發明說明（15) 個、第偶數個分接頭之第一、第二多工器（20〇、20e)各自 包含第一段之多個多工器105、106，選擇連續之多個分接 頭之既定個數之信號之一；及第二段之多工器1 〇 7、1 〇 8， 選擇第一段之多個該多工器典15之輸出之一；自第二段之 多工器輸出之奇相位、偶相位之信號輸入微調整用之内插 電路。 上述之本發明之内插電路及包含了該内插電路之DLL 電路，在線性上優異，實現高的内插精度，而且實現低耗 電力’不僅DDR-SRAM等半導體記憶裝置，而且適合在時鐘 同步型之半導體積體電路裝置實施。 實施例 、為了更詳細說明上述之本發明之實施例，以下參照圖 面說明本發明之實施例。圖丨係表示本發明之一實施例之 内插電路之構造圖。 來入二ί圖1，構成本發明之一實施例之内插電路包含波 將二入:偏壓控制部2。在輸出以按照所設定之内分比 出及第二信號之相位差内分之值規定相位之輸 入第二》^插電路，波形合成部1包含邏輯和電路0R1，輸 (om ϋ皙姓一 ^ ^FIN〇、FINE後，輸出這些信號之邏輯和 COR)運异結果；及P通道型M ^ λ . ^ ^ 子OUT i隶妞a外 電日日體MP1 ’揷入和輸出端 連接之節點與電源VDD之 電路0R1之於山户咕 „間在閉極知；子輸入邏輯和 包含第一/ “號，控制導通及不導通；波形合成部1更 ^電路’由構成第一定電流源之N通道型M〇s電
第21頁 583834 五、發明說明（16) 晶體MN2和在閘極端子輸入第一信號（FIN〇)後控制導通及 不導通之N通道型MOS電晶體顧4串聯而成；及第二串聯電 路’由構成第二定電流源之N通道型mos電晶體〇3和在閘 極端子輸入第二信號F 1龍後控制導通及不導通之n通道型 M0S電晶體MN5構成；第一、第二串聯電路在節點旧和電源 V S S之間並聯。 偏壓控制部2依照規定内分比之控制信號（SEL〇 〜SEL2) ’控制成和内分比對應之電流值各自流向波形合成 部1之第一及第二電流源電晶體MN2、MN3。 内插電路更包含第一預充電電路PR1，將N通道 電晶體MN2和N通道型M0S電晶體MN4之連接點節點預備放電 或預備充電；及第二預充電電路PR2，將n通道型m〇S電晶 體MN3和N通道型M0S電晶體MN5之連接點節點預備放電或預 備充電。 偏壓控制部2包含多組電路，該電路包含定電流源j j (但，卜1、2、3)，一端和電源VDD連接；及電晶體對。該 電晶體對包含P通道型M0S電晶體MP21 + 2( j — 1)(但，卜1、 2、3 ) ’源極端子和定電流源j ]·之另一端共同的連接，在 閘極端子輸入規定内分比之控制信號SEL〗一丨（但，〗=i、 2、3) ’控制開閉；及p通道型M〇s電晶體Mp22 + 2( j 一 1) (但，j，l、2、3)，各自在閘極端子輸入以反相器INVj·將 控制信號SELj —1(但，j = l、2、3)反相後之信號，控制開 閉。 在閘極端子輸入控制信號SEL0、SEL1、SEL2之P通道
第22頁 583834 五、發明說明（17) 型MOS電晶體群肝21、MP23、MP25之汲極端子和N通道型 電晶體MN11之汲極端子共同的連接，N通道型M〇s電晶 -MN11之閘極端子和其汲極端子連接（N通道型m〇s電晶體 Mfll為一極體連接），而且和N通道型Μ〇§電晶體腳2之閘極 端子連接。N通道型MOS電晶體MN1 1控制成使和流向p通道 電晶體群MP21、MP23、肿25之電流之總電流相等之 電流流向第一定電流源電晶體腿2。 在閘極端子輸入各自以反相器INV1、INV2、INV3將於 制信號SELO、SEL1、SEL2反相後之信號之p通道型M〇s電曰^ 體群MP22、MP24、MP26之汲極端子和N通道型M〇s電晶體曰 MN12之汲極端子共同的連接，N通道型M〇s電晶體腳12之閘 極端子和其汲極端子連接（N通道型MOS電晶體MN1 2為二極甲 體連接），而且和N通道型MOS電晶體MN3之閘極端子連接， N通運型MOS電晶體MN12之源極端子和電源vSs連接。N通道 型MOS電晶體MN1 2控制成使和流向p通道型jiqs電晶體群 MP2 2、MP24、MP26之電流之總電流相等之電流流向第二〜 電流源電晶體N 3。 其次，說明圖1所示之本發明之一實施例之内插電路 之動作原理。輸入波形合成部1之2個輸入信號卩⑽、 為Low位準時，邏輯和電路0R1之輸出變成L〇w位準，p、雨、曾 型M0S電晶體MP1變成導通，將節點…充電至電源電位、35 VDD。δ又郎點N1之電容為C時’在節點N1所儲存之電荷q變 成如下。
Q二C X VDD 583834 五、發明說明（18) 此時，節點N1之電位變成High位準。又，利用第一、第二 預充電電路PR1、PR2也將N通道型jfos電晶體MN2和MN4之連 接點節點、N通道型MOS電晶體MN3和MN5之連接點節點預充 電。 自此狀態，節點N1之電位變化，變成邏輯臨限值電壓 V丁以下，設至變成Low位準為止之電壓變化為= ντ) 時’節點Ν1自High至變成“…位準為止應放電之電荷量變 成C X V。 設奇相位之信號FIN0、偶相位之信號FINE之上升緣之 相位差為T。 信號F I NO自Low位準上升至Hi gh位準時，邏輯和電路 0R1之輸出變成High位準，P通道型jj〇s電晶體MP1變成不導 通，’電晶體MN4變成導通，按照定電流源電晶體關2之電流 II在時間τ之期間將節點N1之電荷放電。在此期間，所 放電之電荷係如下式所示。
ΙΓ X T 節點N1之殘留電荷q，係如下式所示。
Q = C X V D D — 12, X X *接著’ L就FINE自Low位準上升至High位準時，邏輯 ^包路0R1之輸出保持High位準，電晶體MN5變成導通，按 ί定電流源電晶體龍2之電流丨1’和定電流源電晶體MN3之 通流^’之和將節點N1之電荷Q，放電。 即點N1之電位變成邏輯臨限值電壓ντ以下時，變成 L〇W位準’輸出端子0UT等價的輸出信號FIN0和FINE之反邏
583834 五、發明說明（19) 輯和（NOR)。 因而’以時間表不自輪入信號F I NO之上升緣至輸出端 子OUT之輸出信號之下降緣之相位差pH時，變成如下式所 示。 PH:T + (CxV - II, X 丁）/( n，+ 12，） =CxV>/( ΙΓ + Ι2，）+ Τχ{(1-Ι1，/(Ι1，+Ι2，））} =CxVM Il’+ Ι2，）+ Τχ Ι2，/(Ι1，+Ι2，））} 在此，Cx V/( ΙΓ + 12,）表示輸入信號FIN〇*FINE同 時上升時之輸入信號和輪出信號之相位差，因丨，+ I 2，係 定值’上式之C X V/( 11，+ 12,）係常數項。 設ΙΓ : 12’ = (1 — X) : x 時，τ X 12,八11，+12,））變成按 照（1 -X) ·· X將信號FIN0、FINE之相位差T内分之值Xt。 依據輸入偏壓控制部2之控制信號SELO、SEL1、SEL2 之值決定電流II’和12’之比。 電流11、I 2、I 3之電流值之加權例如設為1 : 2 : 4。P 通道型M0S電晶體MP21、MP22之電流驅動性能、P通道型 M0S電晶體MP23、MP24之電流驅動性能、P通道型M0S電晶 體MP2 5、MP26之電流驅動性能之比設為1 : 2 : 4。 例如，（SELO、SEL1、SEL2) = (L、L、L)時，P 通道型 M0S電晶體MP21、MP23、MP25變成導通，P通道型M0S電晶 體MP22、MP24、MP26變成不導通，流向電晶體.11之電流 11變成如下式所示， II二（1+2+4)10=710 流向電晶體MN12之電流12變成如下式所示。
583834 五、發明說明（20) 12 = 0 (SEL0、SEL1、SEL2) = (H、l、L)時，P 通道型MOS 電晶 體MP22、MP23、MP25變成導通，p通道型MOS電晶體MP21、 MP24、MP26變成不導通， 11=(2+4)10=61012=10 〇 (SELO、SEL1、SEL2) = (H、h、L)時，P通道型 MOS 電晶 體MP22、MP24、MP25變成導通，p通道型M〇S電晶體MP21、 MP23、MP26變成不導通， 11=41012二（1 + 2)10 = 310。
其他之組合也一樣，對於電流71〇，按照3位元控制信 號SEL0 、 SEL1 、 SEL2 ，和0 : 7 、 ^ : 6 、 2 : 5 、 3 : 4 、 4 : 3 5 · 2、6 · 1、7 · 0之比對應之電流值11、I 2流向二極 體連接之N通道型M0S電晶體顧11、MN12，二極體連接之n 通運型M0S電晶體MN11、MN12之閘極各自和N通道型M0S電 曰曰體MN2、MN3之閘極連接，和電流值11、12對應之電流 11 、1 2’流向N通道型M0S電晶體題2、MN3。 ^因而，自輸出端子0ϋτ輸出具有由以按照3位元之控制 信號SELO、SEL1、SEL2之比例將輸入波形合成部丨之彼此
相位相異之信號FIN0和FINE之相位差内分之值規定之相位 之輸出信號。此外，在輸出端子ουτ設置波形整形用之反 相或電壓隨耦器或者反相器2段之正相緩衝器當缺 Τ 〇 ^ …、 ^其次，說明本發明之實施例2。圖2係表示本發明之實 施例2之構造圖，係表示進行降低電力之控制，以低耗電貝
第26頁 583834 五、發明說明（21) 力化之内插電路之構造圖。本實施例在圖1所示之構造附 加備用控制功能，在構造上當降低電力之控制信號PWDN為 High位準時，偏壓控制部2停止動作（耗電流不流動）；當 降低電力之控制信號PWDN為Low位準時，偏壓控制部2變成 有源。 參照圖2，波形合成部1包含反相器INV5、INV6，各自 輸入第一及第二信號FIN0、FINE後反相輸出；反邏輯積電 路NAND1，各自輸入反相器INV5、INV6之輸出信號後，輸 出這些信號之反邏輯積運算結果；以及p通道型M〇s電晶體 MP1 ’插入和輸出端子OUT連接之節點N1和電源VDD之間， 在閘極端子輸入NAND1之輸出信號後，控制開閉。 更包含N通道型M0S電晶體MN2，汲極端子和節點N1連 接’構成第一定電流源；N通道型M0S電晶體04，汲極端 I和N通道型M0S電晶體〇2之源極端子連接，源極端子和 包源VSS連接，在閘極端子輸入反相器INV7之輸出信號 後、’控制開閉；N通道型M0S電晶體MN3，汲極端子和節點 H連接，構成第二定電流源；以及N通道型M0S電晶體 ’汲極端子和N通道型M〇s電晶體關3之源極端子連接， 電源vss連接’在間極端子輸入反相器刪之 輸出^娩後，控制開閉。 各自ί 1卜/通道型騰電晶體MP2和p通道型刪電晶體Mp3 酬電晶體MP2之B嫂」 通這型 NAND1夕原極子和電源VDD連接，閘極端子和 輸出端連接，汲極端子和N通道型M0S電晶體黯2之
583834 五、發明說明（22) 源f端子與N通道型M〇S電晶體綱之没 點連接；P通道侧電晶體MP3之源極端子點即 接，閘極端子和NAND1之輸出端連接 M〇s電晶麵3之隸端子_ m請道型 端子之連接點節點連接。、謂S電阳刪5之汲極 偏壓控制部2包含p通道型M〇s電晶體MPU、Mpi2、 MP13，其源極端子和電源VDD連接，閘極 之控制信號PWDN連接。 不降低電力 體MP11之汲極端子共同的連接，在閘極端子輸入規 内，比 J=，SEL0 Θ極端子輸入以反相器INV1將控制信號SEL〇反相 後之信號，控制開閉；P通道型M〇s電晶體Mp23，源極端 通道型M0S電晶體評12之汲極端子共同的連接，在閘極 端子輸入規定内分比之控制信號SEL1，控制開閉，· ρ通道 型M0S電晶體MP24，在閘極端子輸入以反相器INV2將控制 信號SEL1反相後之信號，控制開閉；p通道型M〇s電晶體 MP25 ’源極端子和p通道型M〇s電晶體Mpi3之汲極端子共同 的連接，在閘極端子输入規定内分比之控制信號SEL2，控 制開閉；以及P通道型M0S電晶體MP26，在閘極端子輸入以 反相器INV3將控制信號SEL2反相後之信號，控制開閉。 P通道型M0S電晶體群MP21、MP23、MP25之汲極端子和 N通适型M0S電晶體MN11之汲極端子共同的連接，N通道型 M0S電晶體MN11之閘極端子和其没極端子連接，而且和n通
第28頁 583834 五、發明說明（23) 道型MOS電晶體MN2之閘極媸早碴拉 ^ _ 「ΒΤΑΓ)ς參-Μ、3 # 知子連接。在圖2，以偏壓節點 BIAOS」表不N通道型M0S電晶體MN1〗之汲極端子和n 型MOS電晶體龍2之閘極端子之連接點節點。 N通道麵S電晶麵u之㈣料 以反相器INV4將降低電力之控制信號”關反相後之^ N通道型MOS電晶體MN1 3沒極連接，N通道型麟電晶體^i 3 之源極/子和電源VSS連接。降低電力之控制信號”⑽為 Low位準時，N通道型M0S電晶體MNU變成導通，n通道型 M0S電晶體MN11控制成使和各自流向p通道型M〇s電晶體群 MP21、MP23、MP25之電流之總電流相等之電流流向第一定 電流源電晶體MN2。 P通道型M0S電晶體群MP22、MP24、Mp26之汲極端子和 N通道型M0S電晶體MN12之汲極端子共同的連接，N通道型 M0S電晶體MN12之閘極端子和其汲極端子連接，而且通 道型M0S電晶體MN3之閘極端子連接。在圖2，以偏壓節點 「BIASE」表示N通道型M0S電晶體MN12之汲極端子和N通道 型M0S電晶體MN3之閘極端子之連接點節點。N通道型M〇s電 曰曰體M N1 2之源極端子和在閘極端子輸入以反相器丨NV 4將降 低電力之控制信號PWDN反相後之信號之n通道型M〇s電晶體 MN14汲極連接，N通道型M0S電晶體MN14之源極端子和電源 VSS連接。降低電力之控制信號ρ〇Ν為L〇w位準時，n通道 型M0S電晶體MN14變成導通，N通道型M0S電晶體MN12控制 成使和各自流向P通道型電晶體群MP22、MP24、MP26之 電流之總電流相等之電流流向第二定電流源電晶體〇3。 第29頁 583834
更包含P通道型M〇S電晶體MP27 ’汲極端子和N通道型 M〇S電晶體MN2之閘極端子連接，源極端子和電源vdd連 ^，閘極端子和反相器INV4之輸出端連接；通道型 電晶體MN15，汲極端子和N通道型M〇s電晶體關3之閘極端 子連接，源極端子和電源VSS連接，閘極端子和降低電 之控制信號PWDN連接。 降低電力之控制信號PW1)N為L〇W位準時（偏壓控制部2 处於動作狀態），P通道型M0S電晶體MP27 通道型M〇s電 晶體MN5都變成不導通狀態。
^低電力之控制信號PWDN為High位準時（偏壓控制部2 處於停止狀態），p通道型MOS電晶體MP27和N通道型Mos電 晶體顧5都變成導通狀態，各自供給N通道型M〇s電晶體 MN2、龍3之閘極偏壓。 P通道型M0S電晶體群MP11、MP12、MP13當降低電力之 制信號PWDN為Low位準時用作定電流源，因各自之閘極 寬（W)/ 閘極長（L)係2/0· 8、4/0· 8、8/0· 8(單位係 /zm)， 沒極電流（和W/L成正比）變成2 ·· 4 : 8。P通道型M0S電晶體 MP21、MP22和P通道型M0S電晶體MP23、MP24以及P通道型
M〇S電晶體MP25、MP26之電流驅動性能之比設為5 : 1〇 : 20 、 1 : 2 : 4 〇 降低電力之控制信號PWDN為High位準時，P通道型M0S 電晶體MP11、MP12、MP13變成不導通狀態，p通道型肋8電 晶體MP13、MP14也變成不導通狀態，切斷電流路徑，偏壓 控制部2停止而變成備用狀態。此時，p通道型電晶體
第30頁 583834
MP27和N通道型MOS電晶體MN15變成導通狀態，各自供給N 通道型M0S電晶體MN2、MN3之閘極偏壓。 "m 降低電力之控制信號PWDN為Low位準時，p通道型M〇s 電晶體MP11、MP12、MP13變成導通狀態，p通道型M〇s電晶 體MP13、MP14也變成導通狀態，p通道型M〇s電晶體仰27和 N通道型M0S電晶體MN1 5都變成不導通狀態。
而’降低電力之控制信號PWDN為Low位準時，偏壓控 制部2進行參照圖2所說明之動作。自輸出端子⑽τ輸出具 有由以按照3位元之控制信號SELO、SEL1、SEL2之值之比 例將輸入波形合成部1之彼此相位相異之信號fin〇*fine 之相位差内分之值規定之相位之輸出信號。此外，在輸出 知子OUT设置波形整形用之反相器或正相緩衝器當然也· 口〇 此外，在圖2，完全為了簡化說明，表示p通道型M〇s 電晶體MP11〜MP13之個數、控制信號SEL〇〜SEL2之條數為3 (條）之構造’當然本發明未只限定為這種構造。 又，在波形合成部1，插入節點…和電源vss之間之構 成串聯電路之N通道型M0S電晶體MN2、MN4及構成串聯電路 之N通道型M0S電晶體MN3、MN5之連接順序相反也可。即， 採用自節點N1侧，N通道型M0S電晶體〇4、MN2之串聯構 造、N通道型M0S電晶體MN5、MN3之串聯構造當然也可。 其次，在本發明之實施例3上說明在微調延遲電路 (FDL :Fine Delay Line)參照圖}、2所說明之本發明之内 插電路之DLL之構造。圖3係表示本發明之實施例3之構造
第31頁 583834 五、發明說明（26) 圖。參照圖3，本DLL包含延遲電路1〇(CDL :c〇arse Delay Line)，由多個延遲元件1〇1〜1(^以串接形態連接而成， 輸入輸入信號後令延遲，自各分接頭輸出延遲時間各自不 同之信號；多工器20〇，選擇延遲電路1〇之第奇數個分接 頭之信號odd後輸出·，多工器20e，選擇來自延遲電路71〇之 第偶數個分接頭之信號even後輸出；微調延遲電路3〇， 來自多工器2 0〇、20e之輸出（〇dd、even)作為第一、第二、 信號輸入後，將延遲時間微調；相位偵測器5〇，輸入微飼 延遲電路30之輸出信號和該輸入信號後偵測相位之落後^ 超前；以及計數器40，依照相位偵測器5〇之輪出向上、 下計數；多工器20〇 ' 20e依照計數器40之輸出，各自、琴^ 延遲電路10之第奇數個分接頭和第偶數個分接頭。微 遲電路30由參照圖1、圖2所說明之該實施例之内插電路 成’設定内分比之信號SELO、SEL1、SEL2供給計數器4〇之 計數值之下階3位元，切換電流值後，供給定電流源。 壓，調整抽出節點OUT之速度，微調輸出信號之相位。 自計數器40供給多工器2〇0、20e之控制信號設為計 器40之上階位元側（下階3位元除外）。 信號之碼如圖9 ( a )所示 數器構成計數器4 0。 格雷碼例如如〇 〇 〇 ·· · …、111 …、101 …>〇〇2 化，不會發生狹脈衝。 在多工器20〇、20e，選擇延遲電路10之分接頭之控制 供給格雷碼。以輸出格雷碼之計 、100 …、110 …、〇1〇 ···、〇11 ••般，因在同一時間只有1位元變
第32頁 583834
圖9(b)表示自二進位碼（二進位計數器之輸出）產生格 雷碼之電路例，包含相鄰之位元信號之互斥性 路，更包含輸入互斥性或（EX0R)電路之輸出之D型正反电 器0 而 上 ϋϋ .·· '010···、 進 110…、001…、1〇1…、011…、般變化，如圖10所 不，因2位疋同時變化，在圖1〇(b)所示之電路之輸出η· 發生狹脈衝。信號ANNN係當Β〇、Β1、β2全部為L〇w位準 輸出Hlgh位準之邏輯電路之輸出信號，因依據輸入d型正 反器之時鐘信號CK之上升緣，B0自High位準向L〇w位準 移，B1自Low位準向High位準轉移之情況之延遲， 脈衝。 知玍狄 再參照圖3，延遲步級控制電路6〇係用以可變 計數器40之計數步級之控制電路。輸入相位偵測哭之 :相位超前、落後之信號後，在向上及向下計數之計數： 40按照延遲步級控制電路6〇所設定之步級量增加或二 數值。在延遲步級控制電路6〇進行之計數步級之控制 例如在延遲電路1〇之延遲元件之段數為128段之情況， 起始設定，例如以延遲電路1〇之延遲元件之8段為單位， 依次將計數步級之精度提高延遲元件丨段之量。 延遲電路3。之内插電路之内分比之比例以一個步級成:: 仃鎖定控制。即，在構成圖3之微調延遲電路3〇之 路（參照圖！、2)，輸入多工器20〇、2〇e所選擇之延電 1。之第偶數個、第奇數個分接頭之延遲輸出，依照計數：
第33頁 583834 五、發明說明（28) 40之計數值之第1至第3位元（值〇〜7，圖]、圖2之SELO 〜SEL2) ’按照一個步級單位進行相位之内插，例如自值〇 依次（至最大7為止）進行基準時鐘和自微調延遲電路3〇輸 出之時鐘（此時鐘也稱為「内部時鐘」）之相位比較。 在這種構造之本實施例，和圖丨5等所示之挪移暫存器構造 之情況（比較例）相比，縮短至鎖定為止之時間。說明如 下。此外’將延遲電路1 〇之延遲元件之段數設為丨2 8段。 在以挪移暫存器構成選擇延遲電路1〇之分接頭之信號 之比較例’在將其起始值設為中點之情況，有鎖定時間縮 短，但是DLL之週期延遲增加之情況。因而，時鐘在延遲 電路傳播之間之雜訊等所引起之延遲時間之變動（和傳播 時間成正比）成為問題。圖〗3係用以說明比較例之鎖定動 作和週期延遲之圖。 如圖1 3所示，週期延遲為1個週期而可同步設定，但 疋，例如在相位偵測器（圖3之5 〇 )，按照内部時鐘（圖3之 微調延遲電路30之輸出）閂鎖輸入CLK(和圖3之基準時鐘對 應）之Low位準時，有内部CLK(鎖定後）之週期延遲變成2個 週期之情況。 而，如圖5所示，將本實施例之計數器4〇之起始值設 為0時，鎖定時間變長，但是週期延遲一定變成最小（1個 週期）。因而，可將在延遲電路10傳播中之雜訊等所引起 之延遲，間之變動（和傳播時間成正比）抑制成最小。圖13 係用以說明在本實施例之鎖定動作和週期延遲之圖，在圖 5，輸入CLK和圖3之基準時鐘對應，内部(：1^和圖3之微調回 583834 五、發明說明（29) 延遲電路30之輸出對應。 而，如比較例所示，以替^ 成輸出分接頭之輸出信號之數1140之挪移暫存器構 設為中點之ft电路（筝照圖is)，將其起始值 況： = =’鎖定點為0或128時，·在最差之情 ^ 在相位偵測器5 0之相位屮M w η 月 該「64 + 7」之中之「+ 7 二進仃64 + 7 = 7〗次後鎖定。 電路(參照圖卜2)之相；微f延遲電路3°之内插 即，在内插電路(參昭二位比較之次數。 ^ 各 、乂“、、圖1 2)之内插最差需要γ個步級。 以挪移暫存器構成輪出分接頭之選擇信號之電 哭 較例，為了以最小之週期延遲同步，在將挪移暫存 器之起始值設為〇之情況，鎖定點為128時，在最差之情 ，，在相位偵測器5〇之相位比較進行1 28 + 7 = 1 35次後鎖 定。 、而，在上述之實施例，將計數器4〇之起始值設為〇之 情況’鎖定點例如為1 21時，在最差之情況，在相位偵測 器50之相位比較進行128/8 + 7/1 + 7=16 + 7 + 7 = 3〇次後鎖定。 在此次數’「128/8」之「8」係延遲元件8台單位之分接 頭切換動作，自延遲步級控制電路60(參照圖3)向計數器 40設定該分接頭切換之延遲元件之台數之單位。接受來自 相位偵測器50之輸出後，計數器40按照8步級向上計數（向 下計數）。又，在該次數，「7/1」之「1」和延遲電路1〇 之延遲元件1台單位之分接頭切換動作對應。即，按照延 遲元件8段單位，8次向上計數後到達128段為止，然後， 按照延遲元件1段單位向下計數，到達1 2 1。而，該次數之
第35頁 583834 五、發明說明（30) :+:C微調延遲電路30之内插電路之相位對準所 二，位比較之次數。即，在内插電路（參照圖1、2) 插’取i需要7步級。 ，用相位摘測器5〇债測相位，自改變計數器40 至延遲電路1〇輸出依據其延遲時間之時鐘為止 t將此時間稱為「響應時間」）需要約l〇ns。在時 .3ns之SDRAM ’響應時間係3個週期，設其 f限為2個週期時，關於鎖定時間，在使用挪移暫存器之 j造（比較例），變成71*χ 5 = 355個週期，未滿足規格值 固週期。而，若依據本發明，變成3〇次= 個 期，滿足規格。 此外，在本實施例iDLL，藉著將自計數器4〇輸出之 分接頭切換信號設為格雷碼，在分接頭切換時，未發生狹 脈衝’貫現安定動作，提高―可靠性。 其次，說明本發明之實施例4。圖4係表示在卯卜 SDRAM使用之DLL之構造圖。參照圖4，本Du包含輸入用緩 衝器80，輸入輸入信號；延遲電路1〇，令輪入用缓衝器8〇 之輸出延遲後，自多個分接頭輸出延遲時間各自不同之信 號；多工器20〇，選擇延遲電路1〇之第奇數個分接頭之信 號odd後輸出多工器2〇e，選擇來自延遲電路1〇之第偶數 個分接頭之信號even後輸出；微調延遲電路3〇，將來自多 工器20〇、20e之輪出（〇dd、even)作為第一、第二信號輸 入後，將延遲時間微調；多工器7〇，依照微調延遲電路3〇 之輸出信號（邊緣），選擇讀出資料（來自圖上未示之記憶
583834 五、發明說明（31) 體單元陣列之讀出資料）；輸出用缓衝器90，輪入多工器 70之輸出後，作為DQj輸出；虛擬之多工器71，輸入微調 延遲電路30之輸出信號，令延遲多工器70之延遲時間量； 虛擬之緩衝器9 1、81，其延遲時間和輪出用緩衝器9 〇、輸 入用缓衝器80的相等；相位偵測器50，輸入輸入用緩衝器 80之輸出時鐘和虛擬之緩衝器81之輸出信號後谓測相位之 落後、超前；以及計數器40，依照相位偵測器50之輸出向 上、向下計數；多工器20〇、20e依照計數器40之輸出，各 自選擇延遲電路10之第奇數個分接頭和第偶數個分接頭。 微調延遲電路3 0由上述之内插電路構成，設定内分比之信 號SELO、SEL1、SEL2供給計數器40之計數值之下階3位 元，切換電流值後，供給定電流源之偏壓，調整抽出節點 OUT之速度’微調輸出信號之相位。 在本實施例，也和上述之實施例3 —樣，自計數器4 〇 供給多工器20〇、20e之控制信號設為計數器4〇之上階位元 侧（下階3位元除外）。又，在多工器2 〇 〇、2 〇 e，選擇延遲 電路1 0之分接頭之控制信號之碼供給格雷碼（Grey Code)。以格雷碼計數器構成計數器。在本實施例之DLL， 藉著將自計數器4〇輸出之分接頭切換信號設為格雷碼，在 分接頭切換時，未發生狹脈衝。在本實施例，當然也可採 用包含圖3之延遲步級控制電路6〇之構造。 圖6係表示在圖3、4所示之DLL之構造，粗調延遲電路 = C〇arse Delay Une)、自粗調延遲電路之輸出選擇 奇相位之信號和偶相位之信號後輸出之多工器（Μυχ)以及
583834 五、發明說明（32) 微調延遲電路（FDL : Fine Delay Line)之連接構造例之 圖。圖3、4所示之延遲電路10和粗調延遲電路（CDL)lOl〜 1 04對應，係參照圖1、2所說明之内插電路。 參照圖6，CDL101輸出第0個奇數相位COUTOO、第0個 偶數相位COUTEO之信號，CDL102輸入CDL101之輸出，輸出 第1個奇數相位C0UT01、第1個偶數相位C0UTE1之信號， CDL103輸入CDL102之輸出，輸出第2個奇數相位C0UT02、 第2個偶數相位C0UTE2之信號，CDL104輸入CDL103之輸 出，輸出第3個奇數相位C0UT03、第3個偶數相位C0UTE3之 信號，第0至第3個奇數相位COUTOO〜3、第0至第3個偶數相 位COUTEO〜3輸入多工|§1〇6 ’依據係計數器之輸出之選擇 信號選擇其中之一，多工器105、多工器1〇6之輸出各自輸 入下一段之多工器107、多工器108，多工器1〇7、多工器 1 0 8之輸出輸入内插電路11 〇。 圖7係表示圖6之粗調延遲電路（〔〇1^)之構造圖。在輸 入輸入信號CDLj之反相器211之後段串聯7組2段1組之反相 器對’在最後面連接反相器226，和輸出端子連接，輸出 CDLj + Ι，構成8段之延遲段。 在輸入輸入信號CDLj之反相器211之後段連接三態反 相器（時鐘反相器）311，在三態反相器3n之輸出節點經由 二愁反相器31 3、31 5、3 1 7連接構成延遲段之反相器對之 第偶數個組（21 4和215、218和219 ' 222和223 )，和：緩衝器 227之輸入連接’緩衝器227之輸出和奇相位輸出端子 couto j連接，構成延遲段之第1組之反相器對212 m之
583834 五、發明說明（33) 輸出和二悲反相斋312連接，在三態反相器312之輸出，經 由二悲反相器3 1 4、3 1 6、31 8連接構成延遲段之反相哭對 之第奇數個組（216和217、220和221、224和225)，和緩衝 器228之輸入連接，緩衝器228之輸出和偶相位輸出端子 COUTEj 連接。 控制三態反相器之輸出啟動之控制信號 SEL04N5N〜SELE4N5T之中選擇三態反相器°3U\313、315、 317之其中之一、三態反相器312、3U、316、318之其中 之一。 、 圖8係表示圖6之多工器（M UX)之構造及其連接關係之 圖。參照圖8，在多工器1 〇 5 a，依照2位元之選擇信號 SEL06、SEL07選擇自第0個至第3個奇相位之信號c〇uTOO、 C0UT01、C0UT02、C0UT03 之其中之一。 在多工器l〇5b，依照2位元之選擇信號sel〇6、SEL07 選擇自第7個至第4個奇相位之信號C0UT07、C0UT06、 C0UT05、C0UT04 之其中之一。 在多工器105c，依照2位元之選擇信號SEL06、SEL07 選擇自第8個至第11個奇相位之信號c〇UTO8、COUTO9、 COUTOIO、C0UT011 之其中之一。 在多工器1 05d，依照2位元之選擇信號SEL06、SEL07 選擇自第15個至第12個奇相位之信號C0UT015、C0UT014、 C0UT013、C0UT012 之其中之一。 在多工器107，依照2位元之選擇信號SEL08、SEL09選 擇4個多工器l〇5a、105b、105c '105d之輸出之其中之
第39頁 583834 五、發明說明（34) —— 〇 此外，因選擇信號SEL06、SEL07之碼係格雷碼，多工 器1 0 5b和多工器1 0 5d之輸入信號之順序（排列）相反。 圖11係表示分析了圖2所示之内插電路之特性（線性） 之結果之圖。在圖11 ’黑圓、白圓、黑四角、白四角表 示，以電晶體之大小為參數，在#0〜#7(依照圖2之控制信 號S E L 0〜S E L 2決定）之各碼之延遲時間之變化。在圖1 1，以 虛線表示之直線係理想值。由圖i丨也得知，若依據本實施 例之内插電路，輸出信號之延遲時間係線性，在碼#7二= 想值一致。 以上，按照上述之實施例說明了本發明，但是本發明 未只限定為上述之實施例之構造，在申請專利範圍之咬 項之發明之範圍内，當然包含若係本業者可能會進二^ 種變形、修正。 ^ 發明之效果 如以上之說明所示，若 包含第一開關元件，插入和 接之卽點與第一電源之間； 弟一仏5虎均為第一邏輯值時 態；第一串聯電路，以串聯 一信號是第二邏輯值時變成 及第二串聯電路，以串聯形 信號是第二邏輯值時變成導 依據本發明之内插電路，藉著 輸出該輸出信號之輪出端子連 一種裝置，當該第一信號及該 將該第一開關元件設為導通狀 形態連接第一電流源和當該第 導通狀態之第二開關元;f以 態連接第二電流源和當該第二 通狀態之第三開關元件；更包
第40頁 583834
含波形合成部，該第一串聯電路和該第二發 並聯形態連接於和該輸出端子連接之節點和=—路彼此以 間；及偏壓控制部將各自流向該波形合Z夕二，源之 源和該第二電流源之電流值設為和該内=弟一電流 在降低耗電流下，實現高精度之内插内刀比對應之… 又，若依據本發明之DLL，藉著在分接頭切換信號上 來用格雷碼’在延遲電路之輸出分揍頭切換時未發生狹辦 衝。因而，可實現可靠性、安定之動作。
此外，若依據本發明DLL，藉著採用依據計數器之輸 出切換延遲電路（延遲線）之分接頭之構造，和挪移暫存器 構造之情況相比，能將起始值設為最小之週期，縮短鎖g 所需之週期。 V '
583834 圖式簡單說明 圖1係表示本發明之實施例1之構造圖。 圖2係表示本發明之實施例2之構造圖。 圖3係表示本發明之實施例3之構造圖。 圖4係表示本發明之實施例4之構造圖。 圖5係用以說明本發明之實施例之DLl電路之動作之 圖。 圖6係表示本發明之一實施例之粗調延遲電路（c儿）、 多工器（MUX)以及微調延遲電路（FDL)2連接構造圖。 圖7係表示本發明之一實施例之粗調延遲電路（CDL)之 構造圖。 圖 圖8係表示本發明之一實施例之多工器（Μυχ〕之構造 用以說明格雷碼之圖，（b)係表示 生電路例之圖 格雷碼產 圖1 0 ( a )係用以說明在二谁禾佑播- ％〜α 士 ·· 、 •…發生狹脈衝之圖，（b) 切換信號之電蹈 本發明之— 係表示依據二進位碼產生分接頭切^ · 圖。 穴’口 號之電路之構造 圖。 ，貫施例之内插電路特性 圖12係表示以往之内插電路之椹 號公報）圖。 構& (特開2 0 〇 1 - 5 6 7 2 3 圖13係用以說明使用挪移暫存器 圖11係用 圖0 之構造之鎖定動作之 圖1 4係表示以往之 内揚電路之別的構造(特開讀― 第42頁 583834 圖式簡單說明 56723號公報）圖〇 圖1 5係表示使用挪移暫存器之時鐘延遲電路之構造 圖。 符號說明 1〜波形合成部 2〜偏壓控制部 1 0〜延遲電路 1 〇1〜1 〇2ri〜延遲元件 20〇〜20e〜多工器 30〜微調延遲電路 40〜計數器 50〜相位偵測器（PD) 6 0〜延遲步級控制電路 70〜多工器（MUX) 71〜虛擬之多工器 74a〜74d、76a〜76d〜時鐘反相器 78〜反相器 80〜輸入用緩衝器 80a〜差動放大器 80b〜反相器 81〜輸入用緩衝器之虛擬緩衝器 9 0〜輸出用緩衝器 91〜輸出用緩衝器之虛擬缓衝器
583834 圖式簡單說明 1 01〜1 04〜粗調延遲電路（CDL) 105 、 106 、 107 、 108〜多工器（MUX) 110〜微調延遲電路（FDL) 1 6 8〜内插電路
1 6 8 a定電流源 168b〜168e〜pMOS 168g、168h〜差動放大電路 2 11〜2 2 6〜反相器 227、228〜緩衝器
311〜3 18〜三態反相器 1036〜延遲時鐘產生部 1 054〜延遲電路 1 056〜延遲段有源電路 1 058〜第一開關電路 1 0 6 0〜第一挪移暫存器 1 062〜第二開關電路 1 0 63〜第二挪移暫存器
第44頁

Claims (1)

  1. 六、申請專利範圍 • 1 · 一種内插電路，輸 位和按照預設之内分比分 差所得值相對應的輸出信 第一開關元件，插入 接之節點與第一電源之間 當該第一信號及該第 一開關元件設為導通狀態 第一串聯電路，以串 L號是第二邏輯值時變 第二串聯電路，以串 一信號是第二邏輯值時變 更包含： 、波形合成部，該第一 =亚聯形態連接於和該輸 嗎偏壓控制部，將各自 、口 4第二電流源之電流 2·種内插電路，輸 :按照.輸入之控制信號 =二信號之相位差所得 再特徵為包含： 第—開關元件，插入 夺姿之節點與 一 一罘—電源之間 當該第—信號及該第 ’產生相 號之相位 包含： 出端子連 時將該第 和當該第 元件；及 和當該第 元件； 電路彼此 一電源之 第一電流 之值。 入第一信號及第二信镜 割該第一信號及第二信 號並予輸出，其特徵為 和輸出該輪出信號之輪 二信號均為第一邏輯值 的裝置； 聯形態連接第一電流源 成導通狀態之第二開關 聯形態連接第二電流源 成導通狀態之第三開關 串聯電路和該第二串聯 出端子連接之節點和第 流向該波形合成部之該 值設為和該内分比對應 入第一信號及第二信號，產生相 所設定之内分比分割該第一信號 值相對應之輸出信號並予輸出， 和輸出該輸出信號之輸出端子連 9 二信號均為第一邏輯值時將該第
    第45頁 583834
    1121551 nTff'TX 卞請-奪利，範霄 一開關元件設為導通狀態 第一串聯電路，以串
    一信號是第二邏 第二串聯電 二信號是第二邏 更包含： 波形合成部 以並聯形態連接 間；及 偏壓控制部 比和該内分比對 置’用以控制使 之電流各自流向 流源。 3 · 一種内插 相位和按照輸入 號及第二信號之 其特徵為包含·· 苐一開關元 接之節點之充電 當該第一信 第一開關元件成 點充電的裝置； 並包含·· 輯值時變 路，以串 輯值時變 的裝置； 聯形態連接第— 成導通狀態之第 聯形態連接第二 成導通狀態之第 ’该第一串聯電路和該第 於和該輸出端子連接之節 電流滿4 1 一原和當該第 —兩關元件·及 電流源和當該第 一開關元件； 二串聯電路彼此 點和第二電源之 包含：-電流產生裝置，I生電流值之 一 電流和第二電流；及一控制裝 應之第一 與該第一 該波形合 電路，輪 之控制信 相位差所 件，插入 路徑；及 號及該第 為導通狀 電流和該第二電 成部之該第一電 入第一信號及第 號所設定之内分 得值對應之輸出 流之電流值對應 流源和該第二電 —3虎’以產生 比分割該第一信 信號並予輪出， 和輸出該輸出信號之輸出端子連 二信號均為第一 態，且將和該輸 邏輯值時，使該 出端子連接之節
    583834 /. I 案號91^1551_年月 日 修正_ 六、申請專利範圍 第一放電路徑和第二放電路徑，和該第一信號及該第 二信號之各信號對應的設置，與和該輸出端子連接之節點 連接； 在該第一放電路徑以串聯形態插入第一電流源和依照 該第一信號控制開閉之第二開關元件； 在該第二放電路徑以串聯形態插入第二電流源和依照 該第二信號控制開閉之第三開關元件； 更包含：
    波形合成部，當該第一信號及該第二信號之至少一個 為第二邏輯值時，該第二開關元件及該第三開關元件之至 少一個變成導通，將和該輸出端子連接之節點放電；及 偏壓控制部，用以控制該波形合成部之該第一電流源 和該第二電流源之偏壓，具有：一電流產生裝置，依照該 控制信號，控制在2組電流路徑所插入之開關的開閉，產 生電流值之比和該内分比相對應之第一電流和第二電流； 及一控制裝置，用以控制使與該第一電流和該第二電流之 電流值相對應之電流各自流向該波形合成部之該第一電流 源和該第二電流源。
    4. 一種内插電路，輸入第一信號及第二信號，產生相 位和按照輸入之控制信號所設定之内分比分割該第一信號 及第二信號之相位差所得值相對應之輸出信號並予輸出， 其特徵為包含： 邏輯電路，輸入該第一信號及該第二信號，而輸出該 第一信號及該第二信號之既定之邏輯運算結果；
    第47頁 、'申讀專利範圍Λ ___________ $ _開關亓杜 k 連接之節點與第!φ入至和輸出該輸出信號之輪出端子 制端子Λ 、 電源之間，該邏輯電路之輸出信n ώ :輪入而控制其開閉； 蛻由控 關元件，該第_:Μ以串聯形態連接第-電流源和第二開 控制其開閉；^開關元件於其控制端子輸入該第一信號以 弟二串聯雷々 關元件，嗲以串聯形態連接第二電流源和第二„ 控制其開if二開關元件於其控制端子輸人該第二信i二 更包含： 波形合成邱 i _ 並聯形態連連二4 串聯電路和該第二串聯電路以 間而構成；ί接於和該輸出端子連接之節點和第二電源： 偏壓护r ♦彳# 和該第一 ^，用以控制該波形合成部之該第一電流％ 控制。;:;=壓，具有：一電流產…， 及-控制5 f 相對應之第一電流和第二電流. 衣置，用以控制使與該第一電流和該第二， 。/瓜值相對應之電流各自流向該波” w之 源和該第二電流源。 風丨之4弟一電流 5/如申請專利範圍第4項之内插電路，其中包人·
    第-預充電電路，用以對該第_電流源和3—: 凡件=連接點節點施以預備放電或預備充電；及 第二預充電電路，用以對該第二電流源和該第
    第48頁 5838.3.4 修正
    第四開關 關元件之 之輪出以 第五開關 關元件之 之輪出以 電路，其 由一個定 含··一開 ;和另一 相信號以 電流源； 子輸入該 電流值， 合成部之 包含多組電 構成，而該 輸入控制信 端子輸入該 件的一端共 ’其施行如 關元件對中 件所流過之 相等之電流 元件之連接點節點施以 6 ·如申請專利範圍 該第一預充電電路 元件插入該第一電源和 連接點節點之間，於其 控制其開閉； 該第二預充電電路 元件插入該第一電源和 連接點節點之間，於其 控制其開閉。 7·如申請專利範圍 中： 該偏壓控制部包含 電流源及開關元件對所 :r，於其控制端子 使其開閉；該兩開關元 更包含一控制裝置 控制=組電路之開 :使和該第—電流值 昂一電流源； 預備放電或預備充電。 第5項之内插電路，其中· 由第四開關元件構成，該 該第一電流源與該第二開 控制端子輸入該邏輯電路 由第五開關元件構成，言亥 該第二電流源與該第三^ 控制子輸入該邏輯電路 第2至4項中任一項之内插 路，各該電路 開關元件對包 號以使其開閉 控制信號之反 通連接於該定 下之控制： 之於其控制端 總電流為第— 值流向該波形 砰開：於其控制端子輪 1關凡件之總電流為 之另外一 入該控制信號之反相信號 第二電流值，控制使和該第二電流
    第49頁 583834 月 修正 曰 L21551 六、申請專利範圍 值相寺之電值流向該波形合成部之該第二電流源。 8·如申凊專利範圍第7項之内插電路，其中，在該偏 £控制口P中4多組電路之該定電流源之電流值設為對該 多組電路之各電路加權之值。 9.如，，專利範圍第7項之内插電路，其中·· 肌向省夕組電路之開關元件對中之於其控制端子輸入 該控制信號之該一群開關元件之總電流，流入到二極體連 接之第一 ^ ί體；該第一電晶體之控制端子和構成該波形 合成部之“弟一電流源之電晶體之控制端子相連接； 控制端子輸入該控制信號之反相信號之另外 .一君· r ，總電流，流人到二極體連接之第二電晶 - ^ t #曰#+=!構成該波形合成部之該第 一電μ /原之電θ9體之控制端子相連接。 10.如中請專利範圍第7項 控制部輸入降低電力之控希,丨Η Ζ电峪具中該偏[ 號變成有源(active)而成準二離： '降低電力之控制信 定電流源之電流路徑變成心h，该偏壓控制部之該 11 ·如申嘖專剎r囹给通’如此而構成。 於該降低電申力 定之偏壓供給至該波形合 有源而成準備狀態時，將既 流源的裝置。 之"亥第一電流源和該第二電 12· —種内插電路，自 — 輸入第一信號及第二信號，產一4輪4入端子和第二輸入端子 子輸入之控制信號所設定之內按照自控制信號輸入端 之内刀比分割該第一信號及第二 S 第50頁 583834 六、申請專利範圍 信號之相位差 輸出信號自輸 包含： 邏輯電路 托'121551 所得之 出端子 Λ_η 曰 修正 輸入 第一信號及該第二信 一電晶體’插 控制端 第 源之間 其開閉 第 於其控 而成； 第 於其控 而成； 更 波 此並聯 偏 控制使 第一電 於其 串聯電路， 輸入該 制端子 及 二串聯 制端子 包含： 形合成 形態連 壓控制 按照該 流源和 偏壓控 體，和 流源電 電路， 輸入該 值相對應之相位的輸出信號，並將該 予以輸出，其特徵為： 該第一信號及該第二信號，而輸出該 號之既定之邏輯運算結果； 入和該輸出端子連接之節點與第一電 子輸入該邏輯電路之輸出信號以控制 以串聯形態連接第一電流源電晶體和 第一信號以控制其開閉之第二電晶體 以串聯形悲連接苐一《電流源電晶體和 第二信號以控制其開閉之第三電晶體 該 源電晶 該定電 連接之第一節 部，該 連接於 部，依 内分比 該第二 制部備 該第一 晶體和 點之間 第一串聯電路和該第二串聯電路以彼 該節點和第二電源之間；及 照規定該内分比之比率之控制信號， 之電流值各自流向該波形合成部之該 電流源； 有多組電路，各組電路包含：定電流 電源連接；第一開關電晶體，連接於 與該第一定電流源電晶體之控制端子 ，於其控制端子輸入規定該内分比之
    第51頁 583834 i ι_- , ^ nM 91121551_年月曰 修正_ 六、申請專利範圍 控制信號以使其開閉；以及第二開關電晶體，連接於該定 電流源電晶體和與該第二定電流源電晶體之控制端子連接 之第二節點之間，於其控制端子輸入規定該内分比之控制 信號之反相信號以使其開閉； 該多組電路之該第一開關電晶體群和該第一節點之連 接點與二極體連接之第四電晶體連接，二極體連接之該第 四電晶體之控制端子共通連接於該第一定電流源電晶體之 控制端子； 該多組電路之該第二開關電晶體群和該第二節點之連 接點與二極體連接之第五電晶體連接，二極體連接之該第 五電晶體共通連接於該苐二定電流源電晶體之控制端子。 1 3 ·如申請專利範圍第1 2項之内插電路，其中·· 該偏壓控制部輸入降低電力之控制信號，當該降低電 力之控制信號變成有源而成準備狀態時，該多組電路之各 電路中之和該第一電源連接之定電流源電晶體設為不導 通； 二極體連接之該第四、第五電晶體和第二電源間之電 流路徑也變成不導通狀態； 包含一種裝置，供給該波形合成部之該第一定電流源 電晶體和該第二定電流源電晶體既定之偏壓。 14. 一種延遲鎖定迴路，包含： 延遲電路，輸入基準信號後令延遲，自多個分接頭輸 出延遲時間各自不同之信號； 第一多工器和第二多工器，選擇該延遲電路之第奇數
    第52頁 583834 μ_案號^1121551_年月曰 修正_ 六、申請專利範圍 個分接頭之一和該延遲電路之第偶數個分接頭之一後，自 所選擇之各分接頭各自輸出奇相位之信號和偶相位之信 號； 微調延遲電路，將自該第一多工器和該第二多工器各 自輸出之奇相位之信號和偶相位之信號作為第一信號及第 二信號輸入，而輸出將延遲時間微調後之信號； 相位偵測器，輸入該微調延遲電路之輸出信號和該基 準信號，並偵測這些信號之相位差；及
    計數器，依照該相位偵測器之輸出令計數值可變； 該第一多工器和該第二多工器依照該計數器之輸出各 自選擇該延遲電路之第偶數個分接頭和該延遲電路之第奇 數個分接頭； 其特徵為· 該微調延遲電路係由如申請專利範圍第1至1 2項中任 一項之内插電路構成。 15. —種延遲鎖定迴路，包含： 輸入用緩衝器’用以將輸入信號輸入；
    延遲電路，輸入該輸入用緩衝器之輸出令其延遲，自 多個分接頭輸出延遲時間各自不同之信號； 第一多工器和第二多工器，選擇該延遲電路之第奇數 個分接頭之一和該延遲電路之第偶數個分接頭之一後，自 所選擇之各分接頭各自輸出奇相位之信號和偶相位之信 號； 微調延遲電路，將自該第一多工器和該第二多工器各
    第53頁 583834
    ^3834
    t ’该内插電路將自該計數器輸出之既定 申請專利範圍 將J制内分比之控制信號輸入，⑯照讀：：計J值作 ^第—信號與該第二信號之相位差内分，輸出和 應之信號。 而件之相位相對 中，：：第申”利範圍第14或15項之延遲鎖定迴路，且 路之ί:;:二器及該第二多工器’用以切換該延遲電 刀接頭之控制信號之碼係由格雷碼構成。 幾冤 19·如申請專利範圍第14或15項之延、 ，该計數器輸出格雷碼作為計數值。、’疋迴，其 中：20.如申請專利範圍第14或15項之延遲鎖定迴路，其 遲電路由多段粗調延遲電路構成； 弟一段之夕 /m 古 接頭之該第—：夕：胃，選擇該第奇數個、第偶數個分 路之輪出信铲f ：：夕工器，各自輪入多個該粗調延遲電 第二段：：依照選擇信號選擇其中-個；及 電 出之—； 夕工器，選擇該第一段之多個該多工器之輪 自該第- R 輪入到構成^段之多工器輸出之奇相位、偶相位之户梦赫 成域調延遲電路之該内插電路。“立之“虎破
    第55頁
TW091121551A 2001-09-19 2002-09-19 Interpolating circuit, DLL circuit and semiconductor integrated circuit TW583834B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001285508A JP4871462B2 (ja) 2001-09-19 2001-09-19 補間回路とｄｌｌ回路及び半導体集積回路

Publications (1)

Publication Number Publication Date
TW583834B true TW583834B (en) 2004-04-11

Family

ID=19108650

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091121551A TW583834B (en) 2001-09-19 2002-09-19 Interpolating circuit, DLL circuit and semiconductor integrated circuit

Country Status (6)

Country Link
US (1) US6674314B2 (zh)
JP (1) JP4871462B2 (zh)
KR (1) KR100561203B1 (zh)
CN (1) CN100541383C (zh)
DE (1) DE10242886B4 (zh)
TW (1) TW583834B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394157B (zh) * 2008-12-19 2013-04-21 Nanya Technology Corp 延遲線以及使用此延遲線的記憶體控制電路

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4025627B2 (ja) * 2002-11-18 2007-12-26 エルピーダメモリ株式会社 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
KR100564566B1 (ko) * 2003-04-14 2006-03-29 삼성전자주식회사 외부 클럭 신호가 직접 입력되는 지연 동기 루프
US7561147B2 (en) * 2003-05-07 2009-07-14 Toshiba Matsushita Display Technology Co., Ltd. Current output type of semiconductor circuit, source driver for display drive, display device, and current output method
US8374075B2 (en) * 2006-06-27 2013-02-12 John W. Bogdan Phase and frequency recovery techniques
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
DE102004007172B4 (de) * 2004-02-13 2007-10-04 Texas Instruments Deutschland Gmbh Phaseneinstellungsschaltung für minimale Unregelmäßigkeiten bei Phasenschritten
JP2005269147A (ja) * 2004-03-18 2005-09-29 Sanyo Electric Co Ltd 遅延回路
US8228110B1 (en) * 2004-12-06 2012-07-24 Marvell International Ltd. Low power, low voltage phase interpolator
US7138844B2 (en) * 2005-03-18 2006-11-21 Altera Corporation Variable delay circuitry
KR100679258B1 (ko) * 2005-04-26 2007-02-05 삼성전자주식회사 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법
JP4129010B2 (ja) * 2005-07-12 2008-07-30 富士通株式会社 遅延回路
US7629819B2 (en) * 2005-07-21 2009-12-08 Micron Technology, Inc. Seamless coarse and fine delay structure for high performance DLL
JP2007243735A (ja) 2006-03-09 2007-09-20 Elpida Memory Inc Ｄｌｌ回路及びそれを備えた半導体装置
KR20080037233A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 지연 동기 루프 회로
US7671648B2 (en) 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
TWI331453B (en) * 2007-01-17 2010-10-01 Nanya Technology Corp Delay locked loop
US7816960B2 (en) * 2007-08-09 2010-10-19 Qualcomm Incorporated Circuit device and method of measuring clock jitter
US7816961B2 (en) * 2008-02-08 2010-10-19 Qimonda North America System and method for signal adjustment
JP5579373B2 (ja) 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
JP5451012B2 (ja) * 2008-09-04 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びその制御方法
JP2010088108A (ja) 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
US8054101B2 (en) * 2009-05-07 2011-11-08 Faraday Technology Corp. Current source applicable to a controllable delay line and design method thereof
JP2012029211A (ja) * 2010-07-27 2012-02-09 Fujitsu Ltd タイミング調整回路
JP2012060431A (ja) 2010-09-09 2012-03-22 Toshiba Corp 時間計測回路およびデジタル位相同期回路
DE102012215995B3 (de) * 2012-05-16 2013-08-22 Leica Microsystems Cms Gmbh Schaltung und Verfahren zur steuerbaren Verzögerung eines Eingangssignals sowie Mikroskop und Verfahren zum Steuern eines Mikroskops
US8723575B1 (en) * 2012-07-20 2014-05-13 Altera Corporation Configurable delay circuitry with compensated delay
JP2014112859A (ja) * 2013-12-26 2014-06-19 Ps4 Luxco S A R L Ｄｌｌ回路及びその制御方法
CN103905039B (zh) * 2014-03-18 2017-01-04 北京时代民芯科技有限公司 一种应用于fpga的线性宽范围数控振荡器
US9490821B2 (en) 2014-09-26 2016-11-08 Apple Inc. Glitch less delay circuit for real-time delay adjustments
US10552169B2 (en) * 2017-03-17 2020-02-04 Sandisk Technologies Llc On-die signal calibration
JP7009113B2 (ja) * 2017-08-23 2022-02-10 横河電機株式会社 交流信号発生器
KR102050777B1 (ko) * 2018-03-13 2019-12-02 한국과학기술원 위상 조정장치와 그 동작방법
CN116599501B (zh) * 2023-05-06 2024-02-23 合芯科技(苏州)有限公司 一种占空比调整电路及方法
CN117040496B (zh) * 2023-09-28 2023-12-19 南京沁恒微电子股份有限公司 一种高速多比特相位插值器及其相位移动方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
US5748125A (en) * 1996-01-23 1998-05-05 International Business Machines Corporation Digital delay interpolator circuit
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US5841325A (en) * 1997-05-12 1998-11-24 Hewlett-Packard Company Fully-integrated high-speed interleaved voltage-controlled ring oscillator
JP3808670B2 (ja) 1999-08-19 2006-08-16 富士通株式会社 半導体集積回路
JP4342654B2 (ja) * 1999-10-12 2009-10-14 富士通マイクロエレクトロニクス株式会社 遅延回路および半導体集積回路
JP4049511B2 (ja) * 1999-11-26 2008-02-20 富士通株式会社 位相合成回路およびタイミング信号発生回路
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
US6359486B1 (en) * 2000-05-22 2002-03-19 Lsi Logic Corporation Modified phase interpolator and method to use same in high-speed, low power applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394157B (zh) * 2008-12-19 2013-04-21 Nanya Technology Corp 延遲線以及使用此延遲線的記憶體控制電路

Also Published As

Publication number Publication date
KR20030025191A (ko) 2003-03-28
JP2003091331A (ja) 2003-03-28
DE10242886A1 (de) 2003-06-05
DE10242886B4 (de) 2006-09-28
JP4871462B2 (ja) 2012-02-08
US6674314B2 (en) 2004-01-06
KR100561203B1 (ko) 2006-03-15
CN100541383C (zh) 2009-09-16
CN1405650A (zh) 2003-03-26
US20030052718A1 (en) 2003-03-20

Similar Documents

Publication Publication Date Title
TW583834B (en) Interpolating circuit, DLL circuit and semiconductor integrated circuit
US6750688B2 (en) Semiconductor integrated circuit device and delay-locked loop device
JP4337108B2 (ja) アナログ混用ディジタルｄｌｌ
US7327176B2 (en) Delay circuit and delay synchronization loop device
CN100593908C (zh) 用于pll/dll的高输出阻抗电荷泵
TW556072B (en) Clock control circuit and clock control method
US7724051B2 (en) DLL circuit, semiconductor device using the same, and method for controlling DLL circuit
JP4129010B2 (ja) 遅延回路
KR20020012406A (ko) 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
US8451042B2 (en) Apparatus and system of implementation of digital phase interpolator with improved linearity
US7830184B2 (en) Frequency multiplier
JP4237211B2 (ja) 遅延同期ループ装置
CN113315510A (zh) 时钟生成电路和使用时钟生成电路的半导体装置
KR100693895B1 (ko) 위상동기루프 회로를 구비한 클럭 체배기
US10367494B2 (en) Fast-response references-less frequency detector
JP2002111455A (ja) 電圧参照回路およびそれを用いた半導体回路装置
JP2010200364A (ja) 遅延ロックドループ回路
KR100269569B1 (ko) 반도체 장치 및 신호 입력 상태 검출 회로
Mittal et al. A successive approximation register based digital delay locked loop for clock and data recovery circuits
JP2010157923A (ja) クロック生成回路