KR20020012406A - 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 - Google Patents

서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 Download PDF

Info

Publication number
KR20020012406A
KR20020012406A KR1020000045686A KR20000045686A KR20020012406A KR 20020012406 A KR20020012406 A KR 20020012406A KR 1020000045686 A KR1020000045686 A KR 1020000045686A KR 20000045686 A KR20000045686 A KR 20000045686A KR 20020012406 A KR20020012406 A KR 20020012406A
Authority
KR
South Korea
Prior art keywords
signal
phase
clock signal
output
clock
Prior art date
Application number
KR1020000045686A
Other languages
English (en)
Other versions
KR100385232B1 (ko
Inventor
황성식
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-2000-0045686A priority Critical patent/KR100385232B1/ko
Priority to US09/897,582 priority patent/US6424193B1/en
Priority to JP2001203103A priority patent/JP4807909B2/ja
Publication of KR20020012406A publication Critical patent/KR20020012406A/ko
Application granted granted Critical
Publication of KR100385232B1 publication Critical patent/KR100385232B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

여기에 개시된 위상 동기 회로는, 제 1 주파수를 가지는 제 1 클럭 신호를 지연시켜 상기 제 1 클럭 신호보다 1 사이클 뒤진 피드백 신호를 발생한다. 상기 제 1 클럭 신호와 피드백 신호의 위상이 동기된 후, 위상 비교기는 상기 제 1 클럭 신호의 위상과 제 2 주파수를 가지는 제 2 클럭 신호의 위상을 비교하고, 위상 차에 대응하는 차 신호를 발생한다. 업/다운 카운터는 상기 차 신호에 응답하여 카운트 데이터를 업/다운 카운트한다. 디코더는 상기 카운트 데이터를 제어 데이터로 디코딩한다. 전압 제어 지연 회로는 상기 제어 데이터에 대응하는 시간만큼 상기 제 1 클럭 신호를 지연시켜 출력 신호로 출력한다. 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치할 때 상기 전압 제어 지연 회로로부터 출력되는 신호는 상기 제 1 주파수와 동일한 주파수를 가지며 상기 제 2 클럭 신호에 동기된 신호이다. 이와 같은 위상 동기 회로의 동작에 의해서 서로 다른 주파수를 가지는 제 1 및 제 2 클럭 신호들을 동기화시킬 수 있다.

Description

서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는 회로{SYNCHRONIZER BETWEEN TWO DIFFERENT CLOCK FREQUENCIES}
본 발명은 두 개의 클럭 신호들을 동기화시키는 회로에 관한 것으로, 좀 더 구체적으로는 제 1 주파수의 제 1 클럭 신호를 제 2 주파수의 제 2 클럭 신호에 동기시켜 출력하는 위상 동기 회로에 관한 것이다.
CMOS프로세스 기술이 빠르게 발전함에 따라 100MHz 이상의 클럭 주파수는 우리 생활에 널리 사용되고 있다. 종래의 저속 동기화 시스템에서 클럭 스큐(skew) 문제는 중요하게 다뤄지지 않았지만, 시스템 클럭 속도가 빨라짐에 따라 클럭 스큐를 감소시키는 것은 중요한 문제로 대두되고 있다.
클럭 스큐 문제를 해결하기 위한 클럭 디스큐(deskew) 또는 클럭 동기화 방법이 많이 제안되고 있다. 그러한 방법들로는 D. E. Brueske and S. H. K. Embabi에 의해 IEEE Trans. on Components, Packaging, and Manufacturing Technology, Part B, vol. 17, no.3 350-361쪽에 발표된 "A Dynamic Clock Synchronization Technique for Large Systems" 및 1999년 4월 S. I. Liu 등에 의해 IEEE j. Solid-State Circuits, vol.34, no.4 554-558쪽에 발표된 "Low-Power Clock Deskew Buffer for High-Speed Digital Circuits" 등이 있다. 그러나, 이러한 대부분의 방법들은 동일한 주파수들간의 동기화 또는 디스큐 문제에 중점을 두고 있다.
따라서, 서로 다른 주파수를 가지는 두 개 이상의 클럭 신호들을 동기화시키기 위한 장치가 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 제 1 주파수를 가지는 제 1 클럭 신호를 제 2 주파수를 가지는 제 2 클럭 신호에 동기시켜 출력하는 클럭 동기 회로 및 그것들의 위상을 동기화시키는 방법을 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 위상 동기 회로의 전체 회로 구성을 보여주는 블럭도;
도 2는 도 1에 도시된 챠지 펌프의 상세한 회로 구성을 보여주는 회로도;
도 3은 도 2에 도시된 프리챠지 회로의 상세한 회로 구성을 보여주는 도면;
도 4는 도 2에 도시된 프리챠지 회로의 다른 실시예를 보여주는 회로도;
도 5는 도 1에 도시된 위상 비교기의 상세한 구성을 보여주는 블럭도;
도 6은 VCDL의 출력 신호와 제 2 클럭 신호의 관계에 따라서 도 5에 도시된 위상 비교기로부터 출력되는 제 2 업 신호 및 제 2 다운 신호의 상태를 보여주는 도면;
도 7은 도 1에 도시된 VCDL의 상세한 회로 구성을 보여주는 도면;
도 8은 도 7에 도시된 지연 탭들 가운데 첫 번째 지연 탭의 상세한 회로 구성을 보여주는 회로도;
도 9A 내지 도 9B는 도 1에 도시된 위상 동기 회로의 동작 수순을 보여주는 플로우차트;
도 10은 도 3 및 도 4에 도시된 프리챠지 회로들의 동작을 비교해서 보여주는 그래프;
도 11A 및 도 11B는 본 발명의 바람직한 실시예에 따른 위상 동기 회로를 HSPICE 시뮬레이션했을 때, 업/다운 카운터로부터 출력되는 제 2 업 및 다운 신호를 각각 보여주는 도면;
도 12A는 80 MHz의 제 1 클럭 신호를 보여주는 도면;
도 12B는 40 MHz의 제 2 클럭 신호를 보여주는 도면;
도 12C는 VCDL로부터 출력되는 신호를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 위상 동기 회로 100 : 아날로그 위상 비교부
110 : 위상 및 주파수 검출기 120 : 챠지 펌프
130 : 루프 필터 230, 270 : 프리챠지 회로
300 : 전압 제어 지연 회로 400 : 위상 비교기
410 : 지연부 500 : 업/다운 카운터
600 : 디코더
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 위상 동기 회로는 제 1 주파수를 가지는 제 1 클럭 신호와 피드백 신호의 위상을 비교하고, 상기 두 신호의 위상 차에 대응하는 제어 전압을 발생하는 제 1 위상 비교 수단과, 제 2 주파수를 가지는 제 2 클럭 신호와 출력 신호의 위상을 비교하고, 상기 두 신호의 위상 차를 출력하는 제 2 위상 비교 수단과, 상기 제 2 위상 검출 수단의 차 신호에 응답하여 카운트 데이터를 업/다운 카운트하는 카운터와, 상기 카운터의 카운트 데이터를 N-비트 제 3 스위치 제어 데이터로 디코딩하는 디코더, 및 상기 제 1 클럭 신호를 받아들여 상기 제어 전압에 대응하는 시간동안 지연시킨 후 상기 피드백 신호로 출력하는 전압 제어 지연 수단을 포함한다. 상기 전압 제어 지연 수단은, 각각이 상기 제 3 스위치 제어 데이터의 각 비트에 대응하며, 직렬로 연결된 N 개의 지연 탭들을 포함하고, 상기 제 3 스위치 제어 데이터에 대응하는 지연 탭으로부터 출력되는 신호를 상기 출력 신호로 출력한다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 1 주파수의 제 1 클럭 신호와 제 2 주파수의 제 2 클럭 신호를 동기화시키는 위상 동기화 방법은: 상기 제 1 클럭 신호를 지연시켜 상기 제 1 클럭 신호보다 1 사이클 뒤진 피드백 신호를 발생하는 단계, 상기 제 1 클럭 신호의 위상과 상기 제 2 클럭 신호의 위상을 비교하고, 서로 일치하는 지의 여부를 판별하는 단계, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치하지 않는 경우, 위상 차에 대응하는 차 신호를 발생하는 단계, 상기 차 신호에 응답하여 카운트 데이터를 업/다운 카운트하는 단계, 상기 카운트 데이터를 제어 데이터로 디코딩하는 단계,및 상기 제어 데이터에 대응하는 시간만큼 상기 제 1 클럭 신호를 지연시켜 출력 신호로 출력하는 단계를 포함하며, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치할 때까지 상기 위상 비교 단계부터 반복적으로 수행한다.
바람직한 실시예에 있어서, 상기 피드백 신호를 발생하는 단계는, 상기 제 1 클럭 신호를 받아들이는 단계, 상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치하는 지의 여부를 판별하는 단계, 상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치하지 않는 경우, 위상 차 신호를 발생하는 단계, 상기 위상차 신호에 대응하는 제어 전압을 발생하는 단계, 및 상기 제어 전압에 대응하는 시간동안 상기 제 1 클럭 신호를 지연시켜 상기 피드백 신호를 발생하는 단계를 포함하여, 상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치할 때까지 상기 단계들을 반복적으로 수행한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 12를 참조하여 상세히 설명한다.
본 발명의 신규한 위상 동기 회로는, 제 1 주파수를 가지는 제 1 클럭 신호를 지연시켜 상기 제 1 클럭 신호보다 1 사이클 뒤진 피드백 신호를 발생한다. 상기 제 1 클럭 신호와 피드백 신호의 위상이 동기된 후, 위상 비교기는 상기 제 1 클럭 신호의 위상과 제 2 주파수를 가지는 제 2 클럭 신호의 위상을 비교하고, 위상 차에 대응하는 차 신호를 발생한다. 업/다운 카운터는 상기 차 신호에 응답하여 카운트 데이터를 업/다운 카운트한다. 디코더는 상기 카운트 데이터를 제어 데이터로 디코딩한다. 전압 제어 지연 회로는 상기 제어 데이터에 대응하는 시간만큼 상기 제 1 클럭 신호를 지연시켜 출력 신호로 출력한다. 상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치할 때 상기 전압 제어 지연 회로로부터 출력되는 신호는 상기 제 1 주파수와 동일한 주파수를 가지며 상기 제 2 클럭 신호에 동기된 신호이다. 이와 같은 위상 동기 회로의 동작에 의해서 서로 다른 주파수를 가지는 제 1 및 제 2 클럭 신호들을 동기화시킬 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 위상 동기 회로의 전체 회로 구성을 보여주는 블럭도이다.
도 1을 참조하면, 상기 위상 동기 회로(10)는 아날로그 위상 비교부(100), 전압 제어 지연 라인(voltage controlled delay line; 이하 VCDL이라 칭함)(300), 위상 비교기(400), 업/다운 카운터(500), 그리고 디코더(600)를 포함한다.
상기 아날로그 위상 비교부(100)는 위상 및 주파수 검출기(110), 챠지 펌프(120), 그리고 루프 필터(130)를 포함한다. 상기 위상 및 주파수 검출기(110)는 외부로부터 입력되는 제 1 클럭 신호(FCLK)의 위상과 상기 VCDL(300)로부터 출력되는 피드백 신호(FFD)의 위상을 비교하고, 위상 차에 대응하는 제 1 업(UP1) 및 제 1 다운(DN1) 신호들을 출력한다. 이 실시예에서, 상기 위상 및 주파수 검출기(110)는 상기 제 1 클럭 신호(FCLK)의 위상이 상기 피드백 신호(FFD)의 위상보다 앞설 때 제 1 업 신호(UP1)를 출력하고, 상기 제 1 클럭 신호(FCLK)의 위상이 상기 피드백 신호(FFD)의 위상보다 뒤질 때 제 1 다운 신호(DN1)를 출력한다. 상기 챠지 펌프(120)는 상기 위상 및 주파수 검출기(110)로부터의 제 1 업 신호(UP1) 및 제 1 다운 신호(DN1)에 응답하여 챠지 펌프 신호(CP)를 발생한다. 그리고, 상기 루프 필터(130)는 상기 챠지펌프(120)로부터의 챠지 펌프 신호(CP)에 응답하여 제어 전압(VCTRL)을 발생한다. 이 실시예에서, 상기 루프 필터(130)는 상기 챠지 펌프(120)의 출력단자와 접지 전압 사이에 연결된 커패시터(C1)로 구성된다.
상기 위상 비교기(400)는 기준 클럭 신호(FREF; 이하, 제 2 클럭 신호라 칭함)와 상기 VCDL(300)로부터 출력되는 출력 신호(FOUT)의 위상을 비교하고, 상기 두 신호의 위상 차에 대응하는 제 2 업(UP2) 및 제 2 다운(DN2) 신호들을 출력한다.
상기 업/다운 카운터(500)는 상기 위상 비교기(400)로부터 출력되는 제 2 업 신호(UP2) 및 제 2 다운 신호(DN2)에 응답해서 '1' 만큼 업 또는 다운 카운트를 수행하고, 6-비트의 카운트 신호(CNT[0;5])를 출력한다.
상기 디코더(600)는 상기 업/다운 카운터(500)로부터 출력되는 6-비트의 카운트 신호(CNT[0;5])를 디코딩하여 64-비트의 제 2 스위칭 제어 신호(SW2[0:63])를 출력한다.
상기 VCDL(300)은 상기 아날로그 위상 비교부(100)로부터 출력되는 제어 전압(VCTRL)에 대응하는 시간만큼 상기 제 1 클럭 신호(FCLK)를 지연시켜 상기 피드백 신호(FFD)로 출력하고, 상기 디코더(600)로부터 출력되는 제 2 스위칭 제어신호(SW2[0:63])에 응답해서 상기 출력 신호(FOUT)를 출력한다. 도 1에 도시된 각 블럭의 상세한 회로 구성 및 동작은 도 2 내지 도 8을 참조하여 설명한다.
도 2는 도 1에 도시된 챠지 펌프의 상세한 회로 구성을 보여주는 회로도이다.
도 2를 참조하면, 상기 챠지 펌프(120)는 챠지 펌프 회로(210)와 상기 루프 필터(130)의 커패시터(C1)를 프리챠지하기 위한 프리챠지 회로(230)로 구성된다. 상기 챠지 펌프 회로(210)는 PMOS 트랜지스터들(212, 218), NMOS 트랜지스터들(214, 220) 그리고 스위치들(216, 222)을 포함한다.
상기 PMOS 트랜지스터(212)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 형성된 전류 통로 및 접지 전압(VSS)과 연결된 게이트를 갖는다. 상기 PMOS 트랜지스터(218)는 상기 스위치(216)의 일단과 제 1 노드(N1) 사이에 형성된 전류 통로 및 상기 접지 전압(VSS)과 연결된 게이트를 갖는다.
상기 NMOS 트랜지스터(214)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 형성된 전류 통로 및 상기 전원 전압(VDD)과 연결된 게이트를 갖는다. 상기 NMOS 트랜지스터(220)는 상기 제 1 노드(N1)와 상기 스위치(222)의 일단 사이에 형성된 전류 통로 및 상기 전원 전압(VDD)과 연결된 게이트를 갖는다.
상기 스위치(216)는 전원 전압(VDD)과 상기 PMOS 트랜지스터(218)의 소스 사이에 연결되고, 상기 위상 및 주파수 검출기(110)로부터 출력되는 제 1 업 신호(UP1)에 의해 온/오프 제어된다. 상기 스위치(222)는 상기 NMOS트랜지스터(220)의 드레인과 접지 전압(VSS) 사이에 연결되고, 상기 위상 및 주파수 검출기(110)로부터 출력되는 제 1 다운 신호(DN1)에 의해 온/오프 제어된다.
상기 제 1 클럭 신호(FCLK)의 위상이 상기 피드백 신호(FFD)의 위상보다 앞서는 경우, 제 1 업 신호(UP1)에 의해서 상기 스위치(216)가 온되고, 노드(N1)는 전원 전압(VDD) 레벨로 챠지된다. 반면, 상기 제 1 클럭 신호(FCLK)의 위상이 상기 피드백 신호(FFD)의 위상보다 뒤지는 경우에는, 제 1 다운 신호(DN1)에 의해서 상기 스위치(222)가 온되고, 노드(N1)는 접지 전압(VSS) 레벨로 디스챠지된다.
이 실시예에서, 상기 스위치들(216, 222)은 각각 NMOS 트랜지스터로 구성되고, 트랜지스터의 턴 온/오프시 전하 유입(charge injection)으로 인한 노이즈를 방지하기 위해 스위칭 트랜지스터의 드레인 단자와 소스 단자에 더미 트랜지스터를 연결한다.
도 2에 도시된 프리챠지 회로(230)의 상세한 회로 구성은 도 3에 도시되어 있다.
도 3을 참조하면, 상기 프리챠지 회로(230)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되어 전원 전압(VDD)을 분압하는 저항들(232, 234), 트랜스미션 게이트들(236, 238), 그리고 인버터들(240, 242, 244)로 구성된다.
시스템이 파워 업되면, 외부로부터 로우 레벨의 프리챠지 제어 신호(PRECHARGE)가 제공된다. 따라서, 상기 저항들(232, 234)에 의해 분압된 제 2 노드(N2)의 전하가 트랜스미션 게이트(238)를 통해 루프 필터(130)로 제공된다.그러므로, 상기 루프 필터(130) 내의 커패시터(C1)는 소정 레벨로 프리챠지된다. 시스템이 파워 업되고 나서 소정 시간이 경과한 후, 상기 프리챠지 제어 신호(PRECHARGE)는 하이 레벨로 천이된다. 이 때, 상기 제 2 노드(N2)와 루프 필터(130) 사이의 전류 패스는 차단되고, 상기 트랜스미션 게이트(236)를 통해 챠지 펌프(210)의 제 1 노드(N1)와 루프 필터(130) 사이에 전류 패스가 형성되어 상기 챠지 펌프(210)로부터의 챠지 펌프 신호(CP)가 루프 필터(130)로 제공된다.
상술한 바와 같이, 파워 업될 때, 상기 루프 필터(130) 내의 커패시터(C1)를 소정 레벨로 프리챠지 시킴으로써 위상 동기 회로(10)의 안정된 동작이 보장된다.
도 4는 도 2에 도시된 프리챠지 회로의 다른 실시예를 보여주는 회로도이다.
도 3에 도시된 프리챠지 회로가 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 응답하여 프리챠지 동작을 수행했음에 반해, 도 4에 도시된 프리챠지 회로(270)는 비교기(288)의 비교 결과에 따라서 프리챠지 동작을 수행한다.
도 4를 참조하면, 상기 프리챠지 회로(270)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 순차적으로 연결된 저항들(272, 274, 276), 트랜스미션 게이트들(278, 280), 인버터들(282, 284, 286), 그리고 차동 증폭기(288)로 구성된다.
초기에, 상기 트랜스미션 게이트들(278, 280)의 전류 패스가 형성되지 않은 상태에서 상기 차동 증폭기(288)의 반전 입력 단자(-)의 전위는 비반전 입력 단자(+)의 전위보다 높다. 그러므로, 상기 차동 증폭기(288)는 로우 레벨의 신호를 출력한다. 따라서, 제 3 노드(N3)의 전하가 트랜스미션 게이트(280)를 통해 루프 필터(130)의 커패시터(C1)로 제공되고, 상기 커패시터(C1)는 소정 레벨로 프리챠지된다.
소정 시간이 경과한 후, 상기 제 3 노드(N3)의 전위가 제 4 노드(N4)의 전위보다 높아지면, 상기 차동 증폭기(288)는 하이 레벨의 신호를 출력한다. 따라서, 상기 트랜스미션 게이트(278)를 통해 챠지 펌프(210)의 제 1 노드(N1)와 루프 필터(130) 사이에 전류 패스가 형성되어 상기 챠지 펌프(210)로부터의 챠지 펌프 신호(CP)가 루프 필터(130)로 제공된다.
도 10은 도 3 및 도 4에 도시된 프리챠지 회로들의 동작을 비교해서 보여주는 그래프이다.
도 10에서 'X'는 도 3에 도시된 프리챠지 회로(230)에 의해 루프 필터(130)로 제공되는 전압 레벨을 보여주는 도면이고, 'Y'는 도 4에 도시된 프리챠지 회로(270)에 의해 루프 필터(130)로 제공되는 전압 레벨을 보여주는 도면이다. 먼저, 도 3에 도시된 프리챠지 회로(230)의 경우, 로우 레벨의 프리챠지 신호(PRECHARGE)에 의해 제 2 노드(N2)의 전압이 트랜스미션 게이트(238)를 통해 루프 필터(130)로 제공된다. 이어, 상기 프리챠지 신호(PRECHARGE)가 하이 레벨로 천이하면, 챠지 펌프(210)로부터 제공되는 전압이 트랜스미션 게이트(236)를 통해 루프 필터(130)로 제공된다. 이 때, 상기 제 1 클럭 신호(FCLK)의 위상이 상기 피드백 신호(FFD)의 위상보다 뒤지면, 다운 신호(DN1)에 의해 프리챠지된 레벨(N2의 전압 레벨)보다 낮은 레벨의 전압이 루프 필터(130)로 제공된다.
도 4에 도시된 프리챠지 회로(270)의 경우, 차동 증폭기(288)의 초기 출력은 로우 레벨이나, 루프 필터(130)가 챠지되면서 차동 증폭기(288)의 출력이 하이 레벨로 천이한다. 이 때, 트랜스미션 게이트(278)로부터의 챠지/디스챠지 전류에 따라 차지 펌프(210)가 챠지/디스챠지된다.
도 10에 도시된 바와 같이, 시스템이 파워-업 되고 나서부터 안정된 전압으로 고정(lock)될 때까지 소요되는 시간은 도 4에 도시된 프리챠지 회로(270)가 도 3에 도시된 프리챠지 회로(230)보다 빠름을 알 수 있다.
도 5는 도 1에 도시된 위상 비교기(400)의 상세한 구성을 보여주는 블럭도이다.
도 5를 참조하면, 상기 위상 비교기(400)는 지연부(410), D-플립플롭들(420, 422), 그리고 낸드 게이트들(424, 426)로 구성된다. 상기 지연부(410)는 네 개의 지연 셀들(411-414)과 멀티플렉서(415)로 구성된다. 상기 지연 셀들(411-414)은 서로 다른 지연 시간을 가지며, 상기 VCDL(300)로부터 출력되는 출력 신호(FOUT)를 받아들여, 미리 설정된 시간동안 지연시킨 후 출력한다. 상기 지연 셀들(411-414)에 설정되는 지연 시간은 입력 가능한 제 1 클럭 신호(FCLK)의 주파수들에 각각 대응한다. 예를 들어, 입력 가능한 제 1 클럭 신호(FCLK)의 주파수가 A1, A2, A3, 및 A4 이면(단, A1 > A2 > A3 > A4), 상기 지연 셀들(411-414)에 설정되는 지연 시간은 각각 B1, B2, B3, 및 B4 이다(단, B1 < B2 < B3 < B4).
상기 멀티플렉서(415)는 외부로부터 입력되는 선택 신호(SELECT)에 응답해서상기 지연 셀들(411-414)로부터 출력되는 신호들 가운데 하나를 출력한다. 이 때, 상기 멀티플렉서(415)로부터 출력되는 클럭 신호(MOUT)는 상기 VCDL(300)의 출력 신호(FOUT)보다 소정 시간 지연된 신호이고, 상기 선택 신호(SELECT)는 상기 제 2 클럭 신호(FREF)의 주파수에 근거한다. 예를 들어, 상기 제 2 클럭 신호(FREF)의 주파수가 A1이면, 상기 선택 신호(SELECT)는 지연 시간이 B1인 지연 셀(411)을 선택하기 위한 신호이다.
상기 D-플립플롭(420)은 상기 제 2 클럭 신호(FREF)를 받아들여서 상기 VCDL(300)의 출력 신호(FOUT)에 동기시켜 출력하고, 상기 D-플립플롭(422)은 상기 제 2 클럭 신호(FREF)를 받아들여서 상기 멀티플렉서(415)의 출력 신호(MOUT)에 동기시켜 출력한다.
상기 낸드 게이트(424)는 상기 D-플립플롭들(420, 422)의 비반전 출력 단자들(Q)로부터 출력되는 신호들을 받아들여 낸드 연산하고, 제 2 다운 신호(DN2)를 출력한다. 상기 낸드 게이트(426)는 상기 D-플립플롭들(420, 422)의 반전 출력 단자들(QB)로부터 출력되는 신호들을 받아들여 낸드 연산하고, 제 2 업 신호(UP2)를 출력한다.
도 6은 VCDL(300)의 출력 신호(FOUT)와 제 2 클럭 신호(FREF)의 관계에 따라서 도 5에 도시된 위상 비교기로부터 출력되는 제 2 업 신호(UP2) 및 제 2 다운 신호(DN2)의 상태를 보여주는 도면이다.
도 5 및 도 6을 참조하면, 상기 VCDL(300)로부터 출력되는 신호가 로우 레벨에서 하이 레벨로 천이하고 나서부터 상기 멀티플렉서(415)로부터 출력되는 신호(MOUT)가 로우 레벨에서 하이 레벨로 천이할 때까지 시간을 '윈도우(window)'라 한다. 예를 들어, 상기 제 1 클럭 신호(FCLK)의 주파수 범위가 10 내지 320 MHz인 경우, 이 윈도우의 범위는 500ps 내지 1.5 ns이다.
상기 제 2 클럭 신호(FREF)가 로우 레벨에서 하이 레벨로 천이하는 시점이 상기 윈도우의 좌측 또는 우측에 위치하는지 또는 윈도우 내에 위치하는 지의 여부에 따라서 상기 낸드 게이트들(424, 426)로부터 출력되는 제 2 업 신호(UP2)와 제 2 다운 신호(DN2)의 상태가 결정된다.
첫 번째, 상기 제 2 클럭 신호(FREF)가 로우 레벨에서 하이 레벨로 천이하는 시점이 상기 윈도우의 우측에 위치하면, 상기 낸드 게이트(424)로부터 출력되는 제 2 업 신호(UP2)는 로우 레벨로, 상기 낸드 게이트(426)로부터 출력되는 제 2 다운 신호(DN2)는 하이 레벨로 된다.
두 번째, 상기 제 2 클럭 신호(FREF)가 로우 레벨에서 하이 레벨로 천이하는 시점이 상기 윈도우 내에 위치하면, 상기 낸드 게이트들(424, 426)로부터 출력되는 제 2 업 신호(UP2) 및 제 2 다운 신호(DN2)는 모두 하이 레벨로 된다.
마지막으로, 상기 제 2 클럭 신호(FREF)가 로우 레벨에서 하이 레벨로 천이하는 시점이 상기 윈도우의 좌측에 위치하면, 상기 낸드 게이트(424)로부터 출력되는제 2 업 신호(UP2)는 하이 레벨로, 상기 낸드 게이트(426)로부터 출력되는 제 2 다운 신호(DN2)는 로우 레벨로 된다.
다시 도 1을 참조하면, 업/다운 카운터(500)는 6-비트 카운터로서, 상기 위상 비교기(400)의 낸드 게이트들(424, 426)로부터 출력되는 제 2 업 신호(UP2) 및 제 2 다운 신호(DN2)에 응답하여 카운트 동작을 수행한다. 즉, 상기 신호들(UP2, DN2) 가운데 제 2 업 신호(UP2)가 하이 레벨이면 '1'만큼 업 카운트를 수행하고, 제 2 다운 신호(DN2)가 하이 레벨이면 '1'만큼 다운 카운트를 수행한다. 단, 상기 신호들(UP2, DN2)이 모두 하이 레벨이면 카운트 동작을 수행하지 않는다.
디코더(600)는 상기 업/다운 카운터(500)로부터 출력되는 6-비트 카운트 데이터(CNT[5:0])를 받아들여 64-비트 제 3 스위치 제어 데이터(SW3[0:63])로 디코딩한다. 예를 들어, 상기 디코더(600)에 의해 디코딩된 제 3 스위치 제어 데이터(SW3[0:63])는 64-비트 가운데 어느 한 비트만이 '1'이고 나머지 63-비트는 '0'이다.
도 7은 도 1에 도시된 VCDL(300)의 상세한 회로 구성을 보여주는 도면이다.
도 7을 참조하면, 상기 VCDL(300)은 64 개의 지연 탭들(delay taps: D0-D63), 제 1 스위치 어레이(310), 3 개의 스위치들(SB0-SB2), 그리고 제 3 스위치 어레이(320)로 구성된다. 상기 지연 탭들(D0-D63)은 네 개의 블럭들(BLOCK1-BLOCK4)로 나뉘어지고, 각각의 블럭들에는 지연 탭들(D0-D7), (D8-D15), (D16-D31), 또는 (D32-D63)이 직렬로 연결된다. 상기 블럭들(BLOCK1-BLOCK4)은 스위치들(SB0, SB1, SB2)에 의해 서로 연결된다. 상기 스위치들(SB0, SB1, SB2)은 외부로부터 제공되는 제 2 스위치 제어 데이터(SW2[0:2])의 대응하는 비트에 의해 각각 제어된다.
상기 제 1 스위치 어레이(310)는 외부로부터 제공되는 제 1 스위치 제어 데이터(SW1[0:3])에 응답해서, 상기 블럭들(BLOCK1-BLOCK4)로부터 출력되는 신호들 가운데 하나를 피드백 신호(FFD)로 출력한다. 이와 같은 블럭 선택은 제 1 클럭 신호(FCLK)의 주파수에 따라 결정된다. 예를 들어, 입력 가능한 제 1 클럭 신호(FCLK)의 주파수가 A1, A2, A3, A4 MHz일 때(단, A1 > A2> A3 > A4), 상기 제 1 스위치 어레이(310) 내의 스위치들(SA0-SA3)과 스위치들(SB0-SB2) 가운데 스위치 온되는 스위치와, 출력 신호가 피드백 신호로 선택되는 블럭은 다음 표 1과 같다.
[표 1]
제 3 스위치 어레이(320)는 지연 탭들(D0-D63) 가운데 대응하는 탭의 출력 신호를 VCDL(300)의 출력 신호(FOUT)로 출력하기 위한 64 개의 스위치들(SC0-SC63)로 구성된다. 상기 스위치들(SC0-SC63)은 디코더(600)로부터 제공되는 제 3 스위치 제어 데이터(SW3[0:63])의 대응하는 비트에 의해 각각 제어된다. 즉, 상기 제 3스위치 제어 데이터(SW3[0:63])의 64-비트 가운데 '1'로 활성화된 비트에 대응하는 스위치만이 온되고 나머지 63 개의 스위치들은 오프된다. 따라서, 상기 제 3 스위치 제어 데이터(SW3[0:63])의 활성화된 비트에 대응하는 탭으로부터 출력되는 신호가 상기 VCDL(300)의 출력 신호(FOUT)로 출력된다.
예를 들어, 상기 제 1 클럭 신호(FCLK)가 10MHz인 경우에, 상기 제 1 스위치 어레이(310)에 구성된 스위치들(SA0-SA3) 가운데 스위치(SA3)가 온되고, 스위치들(SB0 - SB2)은 모두 온된다고 가정하면, 상기 VCDL(300) 내에 구성된 64 개의 지연 탭들(D0-D63)은 모두 직렬로 연결된다. 이 때, 상기 아날로그 위상 비교부(100)는 제 1 클럭 신호(FCLK)의 위상과 63번째 지연 탭(D63)으로부터 출력되는 피드백 신호(FFD)의 위상이 일치할 때까지 위상 비교 동작을 수행한다. 상기 지연 탭들(D0-D63) 각각으로부터 출력되는 신호들은 상기 제 1 클럭 신호(FCLK)와 주파수는 동일하나 위상이 조금씩 다른 신호들이다. 상기 제 1 클럭 신호(FCLK)의 위상과 63번째 지연 탭(D63)으로부터 출력되는 피드백 신호(FFD)의 위상이 일치하면, 위상 비교기(400), 업/다운 카운터(500), 그리고 디코더(600)가 동작을 개시한다.
상기 제 3 스위칭 어레이(320)의 스위치들(SC0-SC63) 가운데 20 번째 스위치(SC20)가 온되어 있는 경우에, 20 번째 지연 탭(D20)으로부터 출력되는 신호가 출력 신호(FOUT)로 출력되고, 위상 비교기(400)로 제공된다. 제 2 클럭신호(FREF)의 위상이 상기 출력 신호(FOUT)의 위상보다 앞서면 상기 업/다운 카운터(500)의 카운트 값은 1 만큼 증가된다. 디코더(600)로부터 출력되는 제 3 스위치 제어 신호(SC3[0:63])는 21 번째 비트만 하이 레벨로 되고, 나머지 비트들은 로우 레벨로 된다. 그 결과, 21 번째 지연 탭(D21)으로부터 출력되는 신호가 출력 신호(FOUT)로 출력된다. 상술한 바와 같은 동작은 제 2 클럭 신호(FREF)와 상기 출력 신호(FOUT)의 위상이 일치할 때까지 반복적으로 수행된다. 이러한 방법에 의해서, 상기 제 1 클럭 신호(FCLK)는 제 2 클럭 신호(FREF)에 동기되어 출력(FOUT)된다.
또다른 예로, 상기 제 1 클럭 신호(FCLK)가 320MHz인 경우에, 상기 제 1 스위치 어레이(310)에 구성된 스위치들(SA0-SA3) 가운데 스위치(SA0)가 온되고, 스위치들(SB0-SB2)이 모두 오프된다고 가정하면, 상기 VCDL(300) 내에 구성된 64 개의 지연 탭들(D0-D63) 가운데 8 개의 지연 탭들(D0-D7) 만이 직렬로 연결된다. 이 때, 상기 아날로그 위상 비교부(100)는 제 1 클럭 신호(FCLK)의 위상과 7번째 지연 탭(D7)으로부터 출력되는 피드백 신호(FFD)의 위상이 일치할 때까지 위상 비교 동작을 수행한다. 상기 제 1 클럭 신호(FCLK)의 위상과 7번째 지연 탭(D7)으로부터 출력되는 피드백 신호(FFD)의 위상이 일치하면, 상기 위상 비교기(400), 업/다운 카운터(500), 및 디코더(600)가 동작을 개시한다. 이 때, 상기 업/다운 카운터(500)의 카운트 데이터 범위는 '0' 내지 '7'이다. 즉, 상기 지연 탭들(D0-D7)로부터 출력되는 신호들 가운데 하나가 출력 신호(FOUT)로 출력될 수 있다.
다시 도 5를 참조하면, 위상 비교기(400)의 지연부(410)에서 지연되는 총 시간(지연 셀의 지연 시간+멀티플렉서의 지연 시간 : 즉, 윈도우의 크기)은 상기 지연 탭 하나의 지연 시간보다는 길고, 두 개의 지연 탭에 의해 지연되는 시간보다는 짧아야 한다. 왜냐하면, 한 사이클의 위상 비교 동작이 수행될 때마다 상기 출력 신호(FOUT)는 하나의 지연 탭에 의해 지연되는 시간만큼 지연되거나 또는 앞당겨져서 출력되기 때문이다. 그러므로, 위상 비교 동작이 반복적으로 수행되는 중에 상기 제 2 클럭 신호(FREF)가 상기 윈도우 내에 포함되는 경우가 적어도 1번 이상 존재하게 된다.
도 8은 도 7에 도시된 지연 탭들 가운데 첫 번째 지연 탭의 상세한 회로 구성을 보여주는 회로도이다.
도 8을 참조하면, 상기 지연 탭(D0)은 간단한 커런트 미러 스킴(current mirror scheme)을 이용한 것으로, PMOS 트랜지스터들(322, 334, 342, 344, 350)과 NMOS 트랜지스터들(336, 338, 346, 348, 352)로 구성된다.
루프 필터(130)로부터 제공되는 제어 전압(VCTRL)은 상기 NMOS 트랜지스터(336)의 게이트를 제어한다. 상기 제어 전압(VCTRL)이 상승하면 상기 PMOS 트랜지스터들(332, 334)의 공통 게이트 단자인 제 5 노드(N5)의 전위는 낮아지고, 상기 NMOS 트랜지스터들(338, 348)의 공통 게이트 단자인 제 6 노드(N6)의전위는 높아진다. 그러므로, 입력 신호(IN: 즉, 제 1 클럭 신호(FCLK))에 따라 PMOS 트랜지스터(342)와 NMOS 트랜지스터(348)를 통해 흐르는 전류의 양이 증가해서, 입력 신호(IN)가 출력(OUT)으로 나타나는 응답시간이 빨라진다. 다시 말하면, 지연 탭의 지연 시간이 감소된다. 반대로, 상기 루프 필터(130)로부터 제공되는 제어 전압(VCTRL)이 낮아지면, 지연 탭의 지연 시간이 증가된다.
도 7에 도시된 나머지 지연 탭들(D1-D63)은 도 8에 도시된 블럭(340)과 동일한 회로 구성을 갖는다. 그러므로, 지연 탭들(D0-D63) 모두는 상기 제어 전압(VCTRL)에 대응하는 동일한 지연 시간을 갖는다. 예를 들어, 상기 제 1 클럭 신호(FCLK)의 주파수 범위가 10 내지 320 MHz인 경우, 상기 지연 탭의 지연 시간은 0.39 내지 1.3 ns이다. 상기 제 1 클럭 신호(FCLK)의 주파수가 320MHz인 경우, 위상 오차는 0.39ns 이하이다.
도 9A 내지 도 9B는 도 1에 도시된 위상 동기 회로(10)의 동작 수순을 보여주는 플로우차트이다. 도 1에 도시된 아날로그 위상 비교부(100)와 VCDL(300)은 제 1 클럭 신호(FCLK)와 피드백 신호(FFD)의 위상 차에 대응하는 제어 전압(VCTRL)에 따라 제 1 클럭 신호(FCLK)를 지연시켜 출력한다. 이와 같은 아날로그 위상 비교부(100)와 VCDL(300)의 동작을 아날로그 지연 고정 루프(analog delay lock loop; analog DLL) 동작이라 부르기로 한다. 한편, 도 1에 도시된 위상 비교기(400), 업/다운 카운터(500), 디코더(600), 그리고 VCDL(300)은 제 2 클럭신호(FREF)와 출력 신호(FOUT)의 위상 차에 따른 카운트 데이터(CNT[0:5])만큼 지연된 제 1 클럭 신호(FCLK)를 출력 신호(FOUT)로 출력한다. 이와 같은 위상 비교기(400), 업/다운 카운터(500), 디코더(600), 그리고 VCDL(300)의 동작을 디지털 지연 고정 루프(digital DLL) 동작이라 부르기로 한다.
도 1 및 도 9A를 참조해서 아날로그 DLL 동작이 설명된다. 아날로그 DLL 동작이 개시되면, 제 1 클럭 신호(FCLK)가 위상 및 주파수 검출기(110)와 VCDL(300)로 입력된다(단계 S702).
단계 S704에서, 위상 및 주파수 검출기(110)는 제 1 클럭 신호(FCLK)의 위상과 VCDL(300)로부터 출력되는 피드백 신호(FFD)의 위상을 비교해서, 그들의 위상이 일치하는 지의 여부를 판별한다. 판별 결과, 상기 두 신호들(FCLK, FFD)의 위상이 일치하지 않으면, 그 제어는 단계 S706으로 진행한다.
단계 S706에서는, 상기 위상 및 주파수 검출기(110)가 제 1 클럭 신호(FCLK)의 위상이 VCDL(300)로부터 출력되는 피드백 신호(FFD)의 위상보다 앞서는 지의 여부를 판별한다. 판별 결과, 상기 제 1 클럭 신호(FCLK)의 위상이 피드백 신호(FFD)의 위상보다 앞서면 제 1 업 신호(UP1)를 발생하고(단계 S708), 제 1 클럭 신호(FCLK)의 위상이 피드백 신호(FFD)의 위상보다 뒤지면 제 1 다운 신호(DN1)를 발생한다(S710).
단계 S712에서, 챠지 펌프(120)와 루프 필터(130)는 상기 위상 및 주파수 검출기(110)로부터의 제 1 업 신호(UP1) 또는 제 1 다운 신호(DN1)에 응답하여 제어 전압(VCTRL)을 발생한다.
단계 S714에서는, 상기 VCDL(300)이 제어 전압(VCTRL)에 대응하는 시간동안 상기 제 1 클럭 신호(FCLK)를 지연시켜 피드백 신호(FFD)로 출력한다. 다음, 그 제어는 단계 S704로 리턴한다.
상기 단계 S704에서, 제 1 클럭 신호(FCLK)의 위상과 VCDL(300)로부터 출력되는 피드백 신호(FFD)의 위상이 일치하는 것으로 판별되면, 그 제어는 단계 S720으로 진행하여 디지털 DLL 동작이 개시된다.
도 1 및 도 9B를 참조해서 디지털 DLL 동작이 설명된다. 디지털 DLL 동작이 개시되면, 제 2 클럭 신호(FREF)가 위상 비교기(400)로 입력된다.
단계 S724에서, 상기 위상 비교기(400)는 제 2 클럭 신호(FREF)의 위상과 상기 VCDL(300)로부터의 출력 신호(FOUT)의 위상이 일치하는 지의 여부를 판별한다. 상기 두 신호(FREF, FOUT)의 위상이 일치하는 지의 여부는 도 6에 도시된 바와 같이, 상기 제 2 클럭 신호(FREF)가 로우 레벨에서 하이 레벨로 천이하는 시점이 윈도우 내에 포함되는 지의 여부로부터 알 수 있다. 상기 두 신호(FREF, FOUT)의 위상이 일치하지 않은 경우 그 제어는 단계 S726으로 진행한다.
단계 S726에서, 상기 위상 비교기(400)는 상기 제 2 클럭 신호(FREF)의 위상이 VCDL(300)로부터의 출력 신호(FOUT)의 위상보다 앞서는 지의 여부를 판별한다. 판별 결과, 제 2 클럭 신호(FREF)의 위상이 VCDL(300)로부터의 출력 신호(FOUT)의 위상보다 앞서는 경우, 상기 위상 비교기(400)는 하이 레벨의 제 2 업 신호(UP2)를 출력한다(단계 S728). 반면, 제 2 클럭 신호(FREF)의 위상이 VCDL(300)로부터의 출력 신호(FOUT)의 위상보다 뒤지면, 제 2 다운 신호(DN2)를 출력한다(단계 S730).
단계 S732에서, 상기 업/다운 카운터(500)는 상기 위상 비교기(400)로부터의 제 2 업 신호(UP2)와 제 2 다운 신호(DN2)에 응답하여 업/다운 카운트를 수행한다.
단계 S734에서, 상기 디코더(600)는 업/다운 카운터(500)로부터의 6-비트 카운트 데이터(CNT[0:5])를 64-비트 제 3 스위치 제어 데이터(SW3[0:63])로 디코딩한다. 예를 들어, 상기 디코더(600)에 의해 디코딩된 제 3 스위치 제어 데이터(SW3[0:63])는 64-비트 가운데 어느 한 비트만이 '1'이고 나머지 63-비트는 '0'이다.
단계 S736에서, 상기 VCDL(300)는 상기 디코더(600)로부터의 64-비트 제 3 스위치 제어 데이터(SW3[0:63])의 활성화된 비트에 대응하는 지연 탭으로부터 출력되는 신호를 출력 신호(FOUT)로 출력한다. 다음, 그 제어는 단계 S724로 리턴하여 상술한 바와 같은 디지털 DLL 동작을 반복한다.
단계 S724에서, 상기 제 2 클럭 신호(FREF)의 위상과 출력 신호(FOUT)의 위상이 일치하는 경우, 디지털 DLL 동작은 종료된다.
도 11A 및 도 11B는 본 발명의 바람직한 실시예에 따른 위상 동기 회로를 HSPICE 시뮬레이션했을 때, 업/다운 카운터(500)로부터 출력되는 제 2 업 신호(UP2) 제 2 다운 신호(DN2)를 각각 보여주는 도면이다.
제 1 클럭 신호(FCLK)와 제 2 클럭 신호(FREF)의 위상 동기가 이루어지지 않은 영역에서는 제 2 업 및 다운 신호들(UP2, DN2)이 하이 레벨과 로우 레벨로 반복적으로 나타나다가, 제 1 클럭 신호(FCLK)와 제 2 클럭 신호(FREF)의 위상이 동기되면 상기 제 2 업 및 다운 신호들(UP2, DN2)은 모두 하이 레벨로 고정된다.
도 12A는 80 MHz의 제 1 클럭 신호(FCLK)를 보여주는 도면이고, 도 12B는 40 MHz의 제 2 클럭 신호(FREF)를 보여주는 도면이다. 그리고 도 12C는 도 12A에 도시된 제 1 클럭 신호(FCLK)가 도 12에 도시된 제 2 클럭 신호(FREF)에 동기된 것을 보여주는 도면이다.
도 12A 내지 도 12C에서 볼 수 있는 바와 같이, VCDL(300)로부터 출력되는 신호(FOUT)는 제 1 클럭 신호(FCLK)와 동일한 주파수를 가지되, 제 2 클럭 신호(FREF)에 동기된 신호이다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 주파수가 서로 다른 제 1 클럭 신호와 제 2 클럭 신호의 위상을 동기화시킬 수 있다. 더욱이, 본 발명의 위상 동기 회로는 입력 가능한 제 1 클럭 신호의 주파수의 범위가 넓으므로 다양한 분야에 적용될 수 있다.

Claims (21)

  1. 위상 동기 회로에 있어서:
    제 1 주파수를 가지는 제 1 클럭 신호와 피드백 신호의 위상을 비교하고, 상기 두 신호의 위상 차에 대응하는 제어 전압을 발생하는 제 1 위상 비교 수단과;
    제 2 주파수를 가지는 제 2 클럭 신호와 출력 신호의 위상을 비교하고, 상기 두 신호의 위상 차를 출력하는 제 2 위상 비교 수단과;
    상기 제 2 위상 검출 수단의 차 신호에 응답하여 카운트 데이터를 업/다운 카운트하는 카운터와;
    상기 카운터의 카운트 데이터를 N-비트 제 3 스위치 제어 데이터로 디코딩하는 디코더; 및
    상기 제 1 클럭 신호를 받아들여 상기 제어 전압에 대응하는 시간동안 지연시킨 후 상기 피드백 신호로 출력하는 전압 제어 지연 수단을 포함하되;
    상기 전압 제어 지연 수단은,
    각각이 상기 제 3 스위치 제어 데이터의 각 비트에 대응하며, 직렬로 연결된 N 개의 지연 탭들을 포함하고, 상기 제 3 스위치 제어 데이터에 대응하는 지연 탭으로부터 출력되는 신호를 상기 출력 신호로 출력하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  2. 제 1 항에 있어서,
    상기 제 1 클럭 신호의 제 1 주파수는 M 가지 가운데 하나인 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  3. 제 2 항에 있어서,
    상기 지연 탭들은 M 개의 블럭들로 나뉘어지고,
    상기 전압 제어 지연 회로는.
    상기 제 1 클럭 신호의 주파수에 대응하는 제 2 스위치 제어 데이터에 의해 제어되고, 상기 블럭들을 서로 연결하기 위한 (M-1) 개의 제 2 스위치들과;
    상기 제 1 클럭 신호의 주파수에 대응하는 제 1 스위치 제어 데이터에 의해 제어되고, 상기 제 1 클럭 신호의 주파수에 대응하는 블럭으로부터 출력되는 신호를 상기 피드백 신호로 출력하기 위한 M 개의 제 1 스위치들의 어레이를 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  4. 제 1 항에 있어서,
    상기 전압 제어 지연 회로는,
    상기 제 3 스위치 제어 데이터의 대응하는 비트에 의해 제어되고, 대응하는 지연 탭으로부터 출력되는 신호를 상기 출력 신호로 출력하기 위한 N 개의 제 3 스위치들의 어레이를 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2클럭 신호들을 동기화시키는 위상 동기 회로.
  5. 제 1 항에 있어서,
    상기 제 3 스위치 제어 데이터는 상기 카운트 데이터에 대응하는 오직 한 비트만이 활성화되는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 3 스위치들의 어레이 가운데 상기 제 3 스위치 제어 데이터의 활성화된 비트에 대응하는 스위치가 온되고, 온된 제 3 스위치에 대응하는 지연 탭으로부터 출력되는 신호가 상기 출력 신호로 출력되는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  7. 제 1 항에 있어서,
    상기 제 1 위상 검출 수단은,
    상기 제 1 클럭 신호와 제 1 피드백 신호의 위상을 비교하고, 상기 두 신호의 위상 차를 출력하는 위상 검출기와;
    상기 차 신호에 대응하는 챠지 펌프 신호를 발생하는 챠지 펌프 회로; 그리고
    상기 챠지 펌프 신호에 대응하는 상기 제어 전압을 발생하는 루프 필터를 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  8. 제 7 항에 있어서,
    상기 루프 필터는,
    일단이 상기 챠지 펌프 회로의 출력단자와 연결되고, 타단이 접지 전압과 연결된 커패시터로 구성되는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  9. 제 8 항에 있어서,
    상기 챠지 펌프 회로는,
    파워 업될 때, 상기 커패시터를 프리챠지하기 위한 프리챠지 회로를 더 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  10. 제 9 항에 있어서,
    상기 프리챠지 회로는,
    소정 레벨의 프리챠지 전압을 발생하는 프리챠지 전압 발생 수단; 그리고
    외부로부터 제공되는 프리챠지 신호에 응답해서. 상기 프리챠지 전압 또는 상기 챠지 펌프로부터 제공되는 챠지 펌프 신호를 상기 커패시터의 일단으로 제공하는 스위칭 수단을 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  11. 제 9 항에 있어서,
    상기 프리챠지 회로는,
    제 1 레벨의 제 1 전압을 발생하는 수단과;
    상기 제 1 레벨보다 낮은 제 2 레벨의 제 2 전압을 발생하는 수단과;
    상기 커패시터의 일단과 연결된 비반전 입력 단자와 상기 제 2 전압과 연결된 반전 입력 단자를 가지며, 상기 커패시터의 일단의 전압과 상기 제 2 전압의 차를 출력하는 비교기; 그리고
    상기 비교기로부터 출력되는 신호에 응답해서, 상기 제 1 레벨의 제 1 전압 또는 상기 챠지 펌프로부터 제공되는 프리챠지 신호를 상기 커패시터로 제공하는 스위칭 수단을 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  12. 제 1 항에 있어서,
    상기 제 2 위상 비교 수단은,
    상기 출력 신호를 소정 시간 지연시켜 출력하는 지연 수단과;
    상기 제 2 클럭 신호를 받아들여서 상기 출력 신호에 동기시켜 출력하는 제 1 래치와;
    상기 제 2 클럭 신호를 받아들여서 상기 지연 수단으로부터 출력되는 신호에 동기시켜 출력하는 제 2 래치; 그리고
    상기 제 1 및 제 2 래치들로부터 출력되는 신호들을 받아들여 논리 연산하고, 제 1 및 제 2 위상차 검출 신호들을 출력하는 로직 회로를 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  13. 제 12 항에 있어서,
    상기 카운터는 상기 제 1 및 제 2 위상차 검출 신호들에 응답하여 상기 카운트 데이터를 1 만큼 업/다운 카운트하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  14. 제 2 항에 있어서,
    상기 카운트 데이터의 최대값은 상기 제 1 클럭 신호의 주파수에 따라 제한되는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  15. 제 2 항 또는 제 12 항에 있어서,
    상기 지연 수단은 상기 제 1 클럭 신호의 주파수에 대응하는 소정 시간동안 상기 출력 신호를 지연시켜 출력하는 것을 특징으로 하는 주파수가 서로 다른 제 1및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  16. 제 2 항 또는 제 15 항에 있어서,
    상기 지연 수단은,
    각각이 상기 출력 신호를 받아들여 서로 다른 지연 시간동안 지연시켜 출력하는 M 개의 지연 셀들; 및
    상기 제 1 클럭 신호의 현재 주파수에 대응하는 선택 신호에 응답하여 상기 지연 셀들 가운데 하나로부터 출력되는 신호를 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  17. 제 16 항에 있어서,
    상기 출력 신호가 상기 지연 수단에서 지연된 총 시간은, 상기 지연 탭 하나의 지연 시간보다 길고 두 개의 지연 탭의 지연 시간보다 짧은 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  18. 제 12 항에 있어서,
    상기 제 1 및 제 2 래치들은 D-플립플롭들로 구성되는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  19. 제 12 항에 있어서,
    상기 로직 회로는,
    상기 제 1 및 제 2 래치들로부터 출력되는 신호를 받아들여 낸드 연산하고, 상기 제 1 위상차 검출 신호를 출력하는 제 1 낸드 게이트; 및
    상기 제 1 및 제 2 래치들로부터 출력되는 신호의 반전된 신호를 받아들여 낸드 연산하고, 상기 제 2 위상차 검출 신호를 출력하는 제 2 낸드 게이트를 포함하는 것을 특징으로 주파수가 서로 다른 제 1 및 제 2 클럭 신호들을 동기화시키는 위상 동기 회로.
  20. 제 1 주파수의 제 1 클럭 신호와 제 2 주파수의 제 2 클럭 신호를 동기화시키는 위상 동기화 방법에 있어서:
    상기 제 1 클럭 신호를 지연시켜 상기 제 1 클럭 신호보다 1 사이클 뒤진 피드백 신호를 발생하는 단계와;
    상기 제 1 클럭 신호의 위상과 상기 제 2 클럭 신호의 위상을 비교하고, 서로 일치하는 지의 여부를 판별하는 단계와;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치하지 않는 경우, 위상 차에 대응하는 차 신호를 발생하는 단계와;
    상기 차 신호에 응답하여 카운트 데이터를 업/다운 카운트하는 단계와;
    상기 카운트 데이터를 제어 데이터로 디코딩하는 단계; 및
    상기 제어 데이터에 대응하는 시간만큼 상기 제 1 클럭 신호를 지연시켜 출력 신호로 출력하는 단계를 포함하여,
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 일치할 때까지 상기 위상 비교 단계부터 반복적으로 수행하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들의 위상을 동기화시키는 방법.
  21. 제 1 항에 있어서,
    상기 피드백 신호를 발생하는 단계는,
    상기 제 1 클럭 신호를 받아들이는 단계와;
    상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치하는 지의 여부를 판별하는 단계와;
    상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치하지 않는 경우, 위상 차 신호를 발생하는 단계와;
    상기 위상차 신호에 대응하는 제어 전압을 발생하는 단계; 및
    상기 제어 전압에 대응하는 시간동안 상기 제 1 클럭 신호를 지연시켜 상기 피드백 신호를 발생하는 단계를 포함하여,
    상기 제 1 클럭 신호의 위상과 상기 피드백 신호의 위상이 일치할 때까지 상기 단계들을 반복적으로 수행하는 것을 특징으로 하는 주파수가 서로 다른 제 1 및 제 2 클럭 신호들의 위상을 동기화시키는 방법.
KR10-2000-0045686A 2000-08-07 2000-08-07 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 KR100385232B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0045686A KR100385232B1 (ko) 2000-08-07 2000-08-07 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
US09/897,582 US6424193B1 (en) 2000-08-07 2001-06-29 Circuit for synchronizing frequencies of clock signals
JP2001203103A JP4807909B2 (ja) 2000-08-07 2001-07-04 位相同期回路および位相同期化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045686A KR100385232B1 (ko) 2000-08-07 2000-08-07 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로

Publications (2)

Publication Number Publication Date
KR20020012406A true KR20020012406A (ko) 2002-02-16
KR100385232B1 KR100385232B1 (ko) 2003-05-27

Family

ID=19682090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0045686A KR100385232B1 (ko) 2000-08-07 2000-08-07 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로

Country Status (3)

Country Link
US (1) US6424193B1 (ko)
JP (1) JP4807909B2 (ko)
KR (1) KR100385232B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471159B2 (en) 2005-11-25 2008-12-30 Samsung Electronics Co., Ltd. Phase-locked loop for stably adjusting frequency-band of voltage-controlled oscillator and phase locking method
KR101140141B1 (ko) * 2009-12-31 2012-05-02 연세대학교 산학협력단 위상 검출 장치

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
JP4071604B2 (ja) * 2002-11-18 2008-04-02 株式会社ルネサステクノロジ クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置
KR100532415B1 (ko) * 2003-01-10 2005-12-02 삼성전자주식회사 돌발지터 정보를 차단할 수 있는 동기루프 회로 및 이의돌발지터 정보 차단방법
KR100510523B1 (ko) * 2003-03-13 2005-08-26 삼성전자주식회사 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법
US20040222832A1 (en) 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
DE10330593B4 (de) * 2003-07-07 2010-11-04 Qimonda Ag Integrierter Taktversorgungsbaustein für ein Speichermodul, Speichermodul, welches den integrierten Taktversorgungsbaustein umfasst, sowie Verfahren zum Betreiben des Speichermoduls unter Testbedingungen
US6819152B1 (en) * 2003-07-30 2004-11-16 National Semiconductor Corporation Circuitry for reducing leakage currents in a pre-charge circuit using very small MOSFET devices
US7098714B2 (en) * 2003-12-08 2006-08-29 Micron Technology, Inc. Centralizing the lock point of a synchronous circuit
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
US7149145B2 (en) * 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7173460B2 (en) * 2005-04-12 2007-02-06 Intel Corporation Sampling phase detector for delay-locked loop
US7212048B2 (en) * 2005-05-26 2007-05-01 Agere Systems Inc. Multiple phase detection for delay loops
US7423919B2 (en) * 2005-05-26 2008-09-09 Micron Technology, Inc. Method and system for improved efficiency of synchronous mirror delays and delay locked loops
US7236028B1 (en) * 2005-07-22 2007-06-26 National Semiconductor Corporation Adaptive frequency variable delay-locked loop
US8081706B2 (en) * 2005-08-24 2011-12-20 Altera Corporation Lane-to-lane skew reduction in multi-channel, high-speed, transceiver circuitry
TWI326438B (en) * 2005-12-02 2010-06-21 Chimei Innolux Corp Startup circuit and backlight control circuit
US7885361B2 (en) * 2005-12-19 2011-02-08 Teradyne, Inc. Method and apparatus for 0/180 degree phase detector
US7403056B2 (en) * 2006-11-22 2008-07-22 Via Technologies, Inc. Delay apparatus and method thereof
JP2009177778A (ja) * 2008-01-25 2009-08-06 Elpida Memory Inc Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法
JP5315882B2 (ja) * 2008-09-18 2013-10-16 日本電気株式会社 半導体装置及び通信方法
WO2011128984A1 (ja) * 2010-04-13 2011-10-20 富士通株式会社 動作確認試験方法、動作確認試験プログラム、及びクロック分配回路
US8432198B2 (en) * 2010-09-10 2013-04-30 Mediatek Inc. Injection-locked phase-locked loop with a self-aligned injection window
KR101749583B1 (ko) * 2011-05-30 2017-06-21 삼성전자주식회사 시간차 가산기, 시간차 누산기, 시그마-델타 타임 디지털 변환기, 디지털 위상 고정 루프 및 온도 센서
US20130063191A1 (en) * 2011-09-14 2013-03-14 Rambus Inc. Methods and Circuits for Duty-Cycle Correction
KR101621382B1 (ko) * 2014-06-20 2016-05-17 고려대학교 산학협력단 위상 고정 루프 및 그 인젝션 락킹 방법
CN105337611A (zh) * 2014-07-04 2016-02-17 硅存储技术公司 数控延迟锁定环基准发生器
US10848138B2 (en) 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation
US10928447B2 (en) 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self test circuit for measuring phase noise of a phase locked loop

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868514A (en) * 1987-11-17 1989-09-19 International Business Machines Corporation Apparatus and method for digital compensation of oscillator drift
JP2589814B2 (ja) * 1989-07-19 1997-03-12 松下電器産業株式会社 クロック抽出装置およびトラッキング誤差信号採取装置
JPH0629835A (ja) * 1992-07-06 1994-02-04 Mitsubishi Electric Corp ループ形位相調整回路
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line
JPH1022822A (ja) * 1996-07-05 1998-01-23 Sony Corp ディジタルｐｌｌ回路
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
JPH11177399A (ja) * 1997-12-15 1999-07-02 Mitsubishi Electric Corp クロック遅延回路およびこれを用いた発振回路、位相同期回路、クロック生成回路
JP3560319B2 (ja) * 1998-04-03 2004-09-02 松下電器産業株式会社 位相調整回路
TW429686B (en) * 1998-05-12 2001-04-11 Mitsubishi Electric Corp Circuit and method for generating clock
JP3523069B2 (ja) * 1998-06-30 2004-04-26 株式会社東芝 遅延型位相同期回路
KR100295052B1 (ko) * 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471159B2 (en) 2005-11-25 2008-12-30 Samsung Electronics Co., Ltd. Phase-locked loop for stably adjusting frequency-band of voltage-controlled oscillator and phase locking method
KR101140141B1 (ko) * 2009-12-31 2012-05-02 연세대학교 산학협력단 위상 검출 장치

Also Published As

Publication number Publication date
KR100385232B1 (ko) 2003-05-27
JP4807909B2 (ja) 2011-11-02
US6424193B1 (en) 2002-07-23
JP2002094373A (ja) 2002-03-29
US20020036525A1 (en) 2002-03-28

Similar Documents

Publication Publication Date Title
KR100385232B1 (ko) 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
US6642760B1 (en) Apparatus and method for a digital delay locked loop
JP4871462B2 (ja) 補間回路とｄｌｌ回路及び半導体集積回路
US6583655B2 (en) Clock control circuit
US6194930B1 (en) DLL circuit
US7202721B2 (en) Delay locked loop and semiconductor memory device having the same
US5410263A (en) Delay line loop for on-chip clock synthesis with zero skew and 50% duty cycle
US6252465B1 (en) Data phase locked loop circuit
KR100266960B1 (ko) Dll 회로 및 그것을 이용한 반도체 기억 장치
EP1634375B1 (en) Delayed locked loop phase blender circuit
JP4337108B2 (ja) アナログ混用ディジタルｄｌｌ
EP2514097B1 (en) Techniques for providing reduced duty cycle distortion
US6765976B1 (en) Delay-locked loop for differential clock signals
US20050206426A1 (en) Integrated circuit systems and devices having high precision digital delay lines therein
JP2005051673A (ja) 遅延回路と遅延同期ループ装置
JP3481065B2 (ja) 位相比較回路および半導体集積回路
JP2003204261A (ja) 遅延同期ループ
US7071751B1 (en) Counter-controlled delay line
JP2001339280A (ja) タイミング差分割回路と信号制御方法及び装置
KR20040103494A (ko) 지연고정 시간을 줄인 레지스터 제어 지연고정루프
CN113315510A (zh) 时钟生成电路和使用时钟生成电路的半导体装置
JP2007006517A (ja) 遅延同期ループ装置
KR20030043600A (ko) 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로
KR100672033B1 (ko) 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120430

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee