CN105337611A - 数控延迟锁定环基准发生器 - Google Patents

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Abstract

本发明涉及数控延迟锁定环基准发生器。公开了一种用于数控延迟锁定环基准发生器的系统和方法。一种用于生成时序延迟信号的系统，包括：相位误差检测器，用于确定第一周期信号和第二周期信号之间的相位误差；计数器，用于接收来自相位误差检测器的一个或多个输出以及生成数字信号；控制器，用于接收所述数字信号并且生成用来驱动电流控制延迟环的信号，所述电流控制延迟环生成所述第二周期信号以及所述时序延迟信号。

Description

数控延迟锁定环基准发生器
技术领域
公开了一种用于数控延迟锁定环基准发生器的系统和方法。
背景技术
电子设备越来越需求超高速存储器设备。例如，系统正被预期将要求以超过160MHz的速度进行从闪速存储器设备的读操作。这样的系统将需要超精准的时序控制器。现有技术中的系统典型地使用延迟锁定环(DLL)设备。DLL系统需要恒定输入基准时钟来锁定延迟时序。如果在输入基准时钟中存在假信号(glitch)(可能由噪声、电磁干扰等造成)，那么当输入基准时钟缺失达甚至一个或两个时钟周期时，DLL系统会产生误锁(falselock)。
所需要的是一种用于生成能够在输入基准时钟暂时缺失时继续操作的基准信号的改进的时序控制器。
发明内容
公开了一种用于数控延迟锁定环基准发生器的系统和方法。即使当输入基准时钟暂时缺失时，该系统仍能够继续操作。
附图说明
图1描绘了基准信号发生器的实施例。
图2描绘了电流控制延迟环的实施例。
图3描绘了基准信号发生器的另一实施例。
具体实施方式
图1中描绘了基准信号生成系统100的实施例。基准信号生成系统100包括如所示的那样耦合在一起的基准时钟110、分频器120、相位误差检测器130、可逆计数器140、混合控制器150以及电流控制延迟环160。
基准时钟110生成被标记为读时钟的信号，其是恒定频率的时钟信号。基准时钟110可包括例如现有技术中已知的晶体振荡器。读时钟的周期的示例是10ns。
分频器120接收读时钟并可选地生成被标记为CLKS的信号，其是恒定频率的时钟信号，该恒定频率是读时钟频率的固定分频。例如，如果读时钟的周期是10ns，分频器120可被配置为进行X分频。如果X例如等于4，则CLKS的周期是40ns。
相位误差检测器130接收CLKS以及来自电流控制延迟环160的被标记为CLKFB的信号。相位误差检测器130比较CLKS与CLKFB的相对相位。如果两个信号异相，则相位误差检测器130断言(assert)UP(上)输出或DOWN(下)输出。例如，如果CLKS相对于CLKFB的相位差量为负，则相位误差检测器130可断言UP信号。如果CLKS相对于CLKFB的相位差量为正，则相位误差检测器130可断言DOWN信号。如果两个信号同相，则UP或DOWN信号都不被断言。
可逆计数器140接收UP信号和DOWN信号。可逆计数器生成标记为FT_CT＜n：0＞的数字信号，其包括n+1位。n的示例值是3。FT_CT的值初始被设置在中间值位置。例如，如果n＝3，则FT_CT的值初始可被设置为1000。然后，每次UP信号被断言，FT_CT将加1，并且每次DOWN信号被断言，FT_CT将减1。
混合控制器150接收FT_CT信号。响应于FT_CT值，混合控制器150将改变其输出的值，标记为CCTRL的信号，其由电流控制延迟环160接收。
电流控制延迟环160接收信号CCTRL并且响应于CCTRL而改变内部门的选择。参照图2，在一个实施例中，电流控制延迟环160包括多个延迟单元(其包括一个或多个门)门彼此串联，此处示出为延迟单元210a、210b、210c、210d、......210n(n是整数)，其中每个延迟单元210a......210n分别被相应的电流源220a、220b、220c、220d、......220n(其中n是整数)控制。每个电流源220a......220n由多路复用器230的输出MUX_OUT控制。MUX_OUT选择要使用的门的数量。如果CCTRL被断言，则电流控制延迟环160将通过多路复用器220使得另一个门能够被使用。这将增大(或减小，如果门被禁用的话)从最后的门出现的信号CLKFB的延迟。当CLKFB的相位与CLKS的相位匹配时，延迟(充电电流)将被锁定(固定)并且将不需要其它的改变。
同时，电流控制延迟环160可生成信号REF和DLYPULSE(DLY脉冲)。REF是信号CLKS的期望延迟版本。例如，可能期望生成作为以某一时间量(例如，10ns延迟)延迟的CLKS的延迟版本的信号。当期望的延迟已实现时(例如，其能够在CLKS的循环的开始之后已经过去10ns之后被激活)，信号DLYPULSE被断言。延迟量可通过决定要使用哪个延迟单元210a......210n的哪个输出而确定。
不像现有技术，如果读时钟被噪声或其它事件所破坏，系统能够继续操作。特别地，可逆计数器140将继续输出FT_CT的值，所述FT_CT的值在读时钟依然完整无损时被输出。电流控制延迟环160的延迟环将继续操作。
本领域技术人员将理解的是，分频器120是可选的。或者如果存在，分频器120可被配置为执行1分频，从而CLK就是读时钟信号。
在可替换实施例中，代替了图2的设计，电流控制延迟环160可被配置为使用CCTRL作为模拟控制信号来控制使用了CCRTL的电流值的延迟链。
可替换实施例在图3中示出。图3描绘了基准信号生成系统200，其与基准信号生成系统100相似，但是电流控制延迟环160还接收闪速读时钟。闪速读时钟是时钟信号和闪速读使能信号的组合。信号CCTRL被用于控制电流控制延迟环160内的从(slave)延迟链，并且闪速读时钟导致了闪速时序控制信号的生成，其继而可被用来控制从闪速存储器阵列的数据读。
在此对本发明的参照并不旨在限制任何权利要求或权利要求项的范围，而是仅参照可以由一个或多个权利要求所覆盖的一个或多个特征。上述材料、过程以及数量示例仅仅用于举例，而不能被认为是限制权利要求。应当注意，如在此使用的，术语“在......之上”及“在......上”两者包含性地包括“直接在......上”(其间未设置中间材料、元件以及空间)以及“间接在......上”(其间设置了中间材料、元件以及空间)。同样，术语“邻近”包括“直接相邻”(其间未设置中间材料、元件或空间)和“间接相邻”(其间设置有中间材料、元件或空间)。例如，“在衬底之上”形成一元件可包括直接在衬底上形成该元件，其间没有中间材料/元件，以及间接在衬底上形成该元件，其间具有一个或多个中间材料/元件。

Claims (20)

1.一种用于生成时序延迟信号的系统，包括：
相位误差检测器，用于确定第一周期信号和第二周期信号之间的相位误差；
计数器，用于接收来自相位误差检测器的一个或多个输出以及生成数字信号；
控制器，用于接收所述数字信号并且生成用来驱动电流控制延迟环的信号，所述电流控制延迟环生成所述第二周期信号以及所述时序延迟信号。
2.如权利要求1所述的系统，进一步包括：
基准时钟，用于生成所述第一周期信号。
3.如权利要求1所述的系统，进一步包括：
分频器，用于响应于第三周期信号而生成所述第一周期信号。
4.如权利要求3所述的系统，进一步包括：
基准时钟，用于生成所述第三周期信号。
5.如权利要求4所述的系统，其中所述基准时钟包括晶体振荡器。
6.如权利要求3所述的系统，其中所述第三周期信号的频率是所述第一周期信号的频率的整数倍。
7.如权利要求1所述的系统，其中所述数字信号包括至少四位。
8.如权利要求7所述的系统，其中所述数字信号包括至少八位。
9.如权利要求1所述的系统，其中当一个输出被断言时，所述计数器增大所述数字信号，并且当另一个输出被断言时，所述计数器减小所述数字信号。
10.如权利要求2所述的系统，其中当一个输出被断言时，所述计数器增大所述数字信号，并且当另一个输出被断言时，所述计数器减小所述数字信号。
11.如权利要求3所述的系统，其中当一个输出被断言时，所述计数器增大所述数字信号，并且当另一个输出被断言时，所述计数器减小所述数字信号。
12.如权利要求4所述的系统，其中当一个输出被断言时，所述计数器增大所述数字信号，并且当另一个输出被断言时，所述计数器减小所述数字信号。
13.如权利要求5所述的系统，其中当一个输出被断言时，所述计数器增大所述数字信号，并且当另一个输出被断言时，所述计数器减小所述数字信号。
14.如权利要求1所述的系统，其中在所述第一周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第一周期信号的周期的预定部分。
15.如权利要求2所述的系统，其中在所述第一周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第一周期信号的周期的预定部分。
16.如权利要求3所述的系统，其中在所述第一周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第一周期信号的周期的预定部分。
17.如权利要求4所述的系统，其中在所述第一周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第一周期信号的周期的预定部分。
18.一种用于生成时序延迟信号的系统，包括：
基准时钟，用于生成第一周期信号；
分频器，用于生成其频率为所述第一周期信号频率的预定分频的第二周期信号；
相位误差检测器，用于确定所述第二周期信号和第三周期信号之间的相位误差；
计数器，用于接收来自相位误差检测器的一个或多个输出以及生成数字信号；以及
控制器，用于接收所述数字信号并且生成用来驱动电流控制延迟环的信号，所述电流控制延迟环生成所述第三周期信号以及所述时序延迟信号。
19.如权利要求18所述的系统，其中在所述第一周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第一周期信号的周期的预定部分。
20.如权利要求18所述的系统，其中在所述第二周期信号的循环的开始之后已经过去一时间间隔之后，所述时序延迟信号被断言，其中所述时间间隔是所述第二周期信号的周期的预定部分。
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