KR101633860B1 - 지연 고정 루프 회로 및 이를 구비하는 반도체 장치 - Google Patents

지연 고정 루프 회로 및 이를 구비하는 반도체 장치 Download PDF

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Abstract

본 발명의 실시예에 따른 지연 고정 루프 회로는, 입력 클럭과 순차적으로 발생하고 딜레이를 달리하는 복수개의 비교 클럭들을 비교하여, 상기 입력 클럭과 상기 비교 클럭들의 딜레이 차이에 대응되는 제어 전압을 생성하는 제어 전압 생성부; 및 상기 제어 전압에 응답하여 상기 입력 클럭을 지연시키고, 상기 비교 클럭 및 출력 클럭들으로 출력하는 지연부를 구비하고, 상기 지연부는, 상기 지연 고정 루프 회로가 장착되는 반도체 장치의 동작 속도에 따라, 각각 활성화를 달리하는 제1 딜레이 라인 및 제2 딜레이 라인을 구비하고, 상기 제1 딜레이 라인 및 제2 딜레이 라인은 각각, 직렬로 연결되는 복수개의 지연기들을 구비하며, 상기 복수개의 지연기들 중 적어도 하나 이상의 지연기는, 상기 제어 전압에 대응되는 전류의 공급을 온오프시키는 스위치를 적어도 하나 이상 구비한다.

Description

지연 고정 루프 회로 및 이를 구비하는 반도체 장치{Delay-locked loop circuit and semiconductor device having the same}
본 발명은 지연 고정 루프 회로 및 이를 구비하는 반도체 장치에 관한 것으로, 특히 넓은 대역(지연 범위)에서 안정적으로 동작할 수 있는 지연 고정 루프 회로 및 이를 구비하는 반도체 장치에 관한 것이다.
종래 기술에 따른 지연 고정 루프 회로는 지연 범위(delay range)가 작아, 스펙(spec)을 적용하기가 용이하지 아니하는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 지연 범위를 증대시키면서도 안정적으로 동작할 수 있는 지연 고정 루프 회로 및 이를 구비하는 반도체 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 지연 고정 루프 회로는, 입력 클럭과 순차적으로 발생하고 딜레이를 달리하는 복수개의 비교 클럭들을 비교하여, 상기 입력 클럭과 상기 비교 클럭들의 딜레이 차이에 대응되는 제어 전압을 생성하는 제어 전압 생성부; 및 상기 제어 전압에 응답하여 상기 입력 클럭을 지연시키고, 상기 비교 클럭 및 출력 클럭들으로 출력하는 지연부를 구비하고, 상기 지연부는, 상기 지연 고정 루프 회로가 장착되는 반도체 장치의 동작 속도에 따라, 각각 활성화를 달리하는 제1 딜레이 라인 및 제2 딜레이 라인을 구비하고, 상기 제1 딜레이 라인 및 제2 딜레이 라인은 각각, 직렬로 연결되는 복수개의 지연기들을 구비하며, 상기 복수개의 지연기들 중 적어도 하나 이상의 지연기는, 상기 제어 전압에 대응되는 전류의 공급을 온오프시키는 스위치를 적어도 하나 이상 구비한다.
바람직하게는, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각, 상기 비교 클럭들 및 상기 출력 클럭들의 개수만큼 구비되고, 상기 입력 클럭, 또는 상기 직렬로 연결되는 복수개의 지연기들 중 앞 단에 위치하는 지연기의 출력을 지연시켜 상기 비교 클럭들 및 상기 출력 클럭들을 생성될 수 있다.
이때, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각, 직렬로 연결되는 복수개의 인버터들; 상기 제어 전압과 전원 전압의 차이에 대응되는 전류를 상기 인버터들 중 연결되는 인버터에 공급하는 적어도 하나 이상의 제1 전류원; 및 상기 제어 전압과 접지 전압의 차이에 대응되는 전류를 상기 인버터들 중 연결되는 인버터에 공급하는 적어도 하나 이상의 제2 전류원을 구비하고, 상기 제1 전류원과 상기 제1 전류원에 연결되는 인버터에 연결되고, 상기 제1 전류원의 온오프를 제어하는 적어도 하나 이상의 제1 스위치, 및 상기 제2 전류원과 상기 제2 전류원에 연결되는 인버터에 연결되고, 상기 제2 전류원의 온오프를 제어하는 제2 스위치 중 적어도 하나 이상의 스위치를 구비할 수 있다.
바람직하게는, 상기 제1 전류원은, 상기 전원 전압과 대응되는 인버터 사이에 연결되고, 상기 제어 전압이 게이트로 인가되는 트랜지스터이거나, 상기 제2 전류원은, 상기 접지 전압과 대응되는 인버터 사이에 연결되고, 상기 제어 전압이 게이트로 인가되는 트랜지스터일 수 있다.
또한, 상기 제1 스위치는, 양 단이 상기 제1 전류원에 연결되고, 게이트가 상기 연결되는 인버터의 다음단 이후에 연결되는 인버터의 출력과 연결되는 트랜지스터이거나, 상기 제2 스위치는, 양 단이 상기 제2 전류원에 연결되고, 게이트가 상기 연결되는 인버터의 다음단 이후에 연결되는 인버터의 출력과 연결되는 트랜지스터일 수 있다.
바람직하게는, 상기 제1 스위치는, 상기 제1 전류원 모두 또는 일부에 구비되고, 상기 제2 스위치는, 상기 제2 전류원 모두 또는 일부에 구비될 수 있다.
바람직하게는, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각, 동일한 개수의 인버터들을 구비하고, 상기 제1 딜레이 라인의 지연기들에 구비되는 트랜지스터와, 상기 제2 딜레이 라인의 지연기들에 구비되는 트랜지스터의 크기가 서로 상이하거나, 서로 다른 개수의 인버터들을 구비할 수 있다.
바람직하게는, 상기 지연부는, 상기 제1 딜레이 라인으로부터 생성되는 복수개의 출력 클럭들 및 상기 제2 딜레이 라인으로부터 생성되는 복수개의 출력 클럭들 중, 상기 제어 신호에 응답하여 하나의 딜레이 라인으로부터 생성되는 출력 클럭들을 외부로 출력하는 제1 먹스; 및 상기 제1 딜레이 라인으로부터 생성되는 복수개의 비교 클럭들 및 상기 제2 딜레이 라인으로부터 생성되는 복수개의 비교 클럭들 중, 상기 제어 신호에 응답하여 하나의 딜레이 라인으로부터 생성되는 비교 클럭들을 상기 제어 전압 생성부로 제공하는 제2 먹스를 더 구비할 수 있다.
바람직하게는, 상기 제어 전압 생성부는, 상기 입력 클럭 및 상기 비교 클럭들의 딜레이 차이를 검출하고, 상기 입력 클럭 및 상기 비교 클럭들의 딜레이 차이에 대응되는 업 신호 및 다운 신호를 출력하는 검출기; 상기 업 신호 및 상기다운 신호에 응답하여, 제1 노드의 전하를 차징(charging)하거나 디스차징(discharging)하는 차지 펌프; 및 상기 제1 노드의 전압을 필터링하여 상기 제어 전압으로 출력하는 필터를 구비할 수 있다.
바람직하게는, 상기 지연 고정 루프 회로는 디스플레이 드라이버 IC에 장착되고, 상기 출력 클럭들은 디스플레이 드라이버 IC의 동작 클럭일 수 있다.
본 발명의 실시예에 따른 지연 고정 루프 회로 및 이를 구비하는 반도체 장치는, 인버터로 전류를 공급하는 트랜지스터들이 온오프로 스위칭됨으로써, 트랜지스터의 드레인-투-소스 전압(drain-to-source voltage, Vds)의 마진을 확보하여 지연 범위를 증대시킬 수 있는 장점이 있다.
또한, 본 발명의 실시예에 따른 지연 고정 루프 회로 및 이를 구비하는 반도체 장치는, 인버터의 다음단에 위치하는 인버터의 출력을 포지티브 피드백(positive feedback)을 받아 전류원 트랜지스터의 온오프를 제어함으로써, 인버터의 라이징(rising) 및 폴링(falling) 동작 시의 슬루잉(slewing) 현상을 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 지연 고정 루프 회로 및 이를 구비하는 반도체 장치는, 안정적으로 동작할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 지연 고정 루프 회로를 나타내는 도면이다.
도 2는 도 1의 입력 클럭과 비교 클럭들의 일 예를 나타내는 도면이다.
도 3은 도 1의 지연 고정 루프를 자세히 나타내는 도면이다.
도 4는 도 3의 딜레이 라인을 더 자세히 나타내는 도면이다.
도 5 내지 도 12는 도 4의 지연기의 다양한 실시예를 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 지연 고정 루프 회로의 딜레이 범위가 증가되는 것을 나타내는 그래프이다.
도 14는 도 1의 지연 고정 루프 회로를 구비하는 디스플레이 드라이버 IC를 개략적으로 나타내는 도면이다.
도 15는 도 14의 디스플레이 드라이버 IC를 구비하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 지연 고정 루프 회로를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)는 아날로그 지연 고정 루프 회로일 수 있다. 또한, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)는 디스플레이 드라이버 IC에 장착될 수 있다. 특히, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)는 LCD 드라이버 IC에 장착될 수 있다.
본 발명의 실시예에 따른 지연 고정 루프 회로(100)는, 지연 고정 루프 회로(100)가 장착되는 반도체 장치(미도시)에서 사용되는 출력 클럭(OUTCLK)을 생성하기 위해, 지연 고정 루프 회로(100)로 제공되는 입력 클럭(INCLK)을 순차적으로 발생하는 복수개 비교 클럭(CCLK)들과 비교하여, 입력 클럭(INCLK)의 위상(phase)을 비교 클럭(CCLK)에 인페이즈(inphase)시킨다. 즉, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)는, 입력 클럭(INCLK)의 위상을 비교 클럭(CCLK)에 인페이즈시켜, 반도체 장치(미도시)에서 사용되는 출력 클럭(OUTCLK)을 생성한다.
입력 클럭(INCLK)과 비교 클럭(CCLK)들은 도 2와 같을 수 있다.
도 2는 특히, 18개의 비교 클럭(CCLK)들을 도시한다. 비교 클럭(CCLK)들 각각은, CCLK[i]로 표시된다. 비교 클럭(CCLK)들이 총 n(n은 2 이상의 자연수)개 존재한다고 할 때, i는 1과 n 사이의 자연수를 나타낸다.
입력 클럭(INCLK)의 펄스 폭을 1이라 하고 입력 클럭(INCLK)의 펄스와 펄스 사이의 간격을 m(m은 n보다 작은 자연수)이라 할 때, 비교 클럭(CCLK)들은 입력 클럭(INCLK)의 펄스와 펄스 사이에 m개가 발생하도록 펄스의 라이징 에지 및 펄스 폭이 설정될 수 있다. 이때, m은 본 발명의 실시예에 따른 지연 고정 루프(100)가 포함되는 반도체 장치가 처리하는 데이터의 비트 수에 따라 달라질 수 있다.
특히, 도 2는 입력 클럭(INCLK)의 펄스와 펄스 사이의 간격이 16이고, 비교 클럭(CCLK)들은 입력 클럭(INCLK)의 펄스와 펄스 사이에 16개가 발생하는 예를 도시한다. 또한, 도 2의 비교 클럭(CCLK)들의 펄스 폭은 순차적으로 증가한다. 예를 들어, 제1 비교 클럭(CCLK[1])보다 제2 비교 클럭(CCLK[2])의 펄스 폭이 크고, 제2 비교 클럭(CCLK[2])보다 제3 비교 클럭(CCLK[3])의 펄스 폭이 크다.
다시 도 1을 참조하면, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)는 입력 클럭(INCLK)의 위상을 비교 클럭(CCLK)에 인페이즈시키기 위해, 도 1에 도시되는 바와 같이, 제어 전압 생성부(120), 지연부(140) 및 선택부(160)를 구비할 수 있다.
제어 전압 생성부(120)는 입력 클럭(INCLK)과 비교 클럭(CCLK)들을 비교하여, 입력 클럭(INCLK)과 비교 클럭(CCLK)들의 딜레이 차이에 대응되는 제어 전압(Vctrl)을 출력한다. 선택부(160)는 후술되는 지연부(140)에 포함되는 복수개의 지연 라인들 중 하나를 활성화한다. 선택부(160)는 복수개의 지연 라인들 중 하나의 지연 라인에 입력 클럭(INCLK)을 인가함으로써, 활성화되는 지연 라인을 선택한다. 지연부(140)는 제어 전압 생성부(120)로부터 인가되는 제어 전압(Vctrl)에 응답하여, 선택부(160)에 의해 전달되는 입력 클럭(INCLK)을 지연시켜 출력 클럭(OUTCLK)들을 생성한다.
이하에서는, 도 3을 참조하여, 도 1의 지연 고정 루프 회로(100)의 구조 및 동작에 대하여 더 자세히 설명한다.
제어 전압 생성부(120)는 검출기(121, 122), 차지 펌프(123, 124), 및 필터(125)를 구비할 수 있다.
검출기(121, 122)는 입력 클럭(INCLK) 및 비교 클럭(CCLK)들의 딜레이(또는 위상) 차이를 검출하고, 입력 클럭(INCLK) 및 비교 클럭(CCLK)들의 딜레이(또는 위상) 차이에 대응되는 업 신호(UP1, UP2) 또는 다운 신호(DOWN1, DOWN2)를 출력할 수 있다. 도 3의 제어 전압 생성부(120)의 검출기(121, 122)는, 락킹(locking) 시간을 줄이기 위해, 코오스 락(coarse lock)을 수행하는 제1 검출기(121) 및 파인 락(fine lock)을 수행하는 제2 검출기(122)로 구성될 수 있다. 이때, 제1 검출기(121)와 제2 검출기(122)로 인가되는 비교 클럭이 다를 수 있다. 예를 들어, 제1 검출기(121)로는 도 2의 제4 비교 클럭(CCLK4) 등이 인가되고, 제2 검출기(122)로는 도 2의 제15 비교 클럭(CCLK15) 등이 인가될 수 있다.
차지 펌프(123, 124)는 검출기(121, 122)로부터 전달되는 업 신호(UP1, UP2) 또는 다운 신호(DOWN1, DOWN2)에 응답하여, 제1 노드(ND1)로 전하를 차징(charging)하거나, 제1 노드(ND1)로부터 전하를 디스차징(discharging)할 수 있다. 도 3과 같이 제1 검출기(121) 및 제2 검출기(122)가 구비되는 경우, 차지 펌프(123, 124)는 제1 검출기(121)의 업 신호(UP1) 및 다운 신호(DOWN1)에 응답하여 동작하는 제1 차지 펌프(123) 및 제2 검출기(122)의 업 신호(UP2) 및 다운 신호(DOWN2)에 응답하여 동작하는 제2 차지 펌프(124)로 구성될 수 있다.
계속해서 도 3을 참조하면, 필터(125)는 제1 노드(ND1)의 전압을 필터링하여 제어 전압(Vctrl)으로 출력할 수 있다. 도 3의 필터(125)는 특히, 로패스 필터(low pass filter)일 수 있다.
제어 전압 생성부(120)로부터 출력되는 제어 전압(Vctrl)은 지연부(140)로 인가된다. 지연부(140)는 도 3에 도시되는 바와 같이, 선택부(160)로부터 인가되는 입력 클럭(INCLK)을, 제어 전압(Vctrl)에 대응되는 시간만큼 지연시키는 딜레이 라인(142, 144)을 구비할 수 있다. 입력 클럭(INCLK)은 딜레이 라인(142, 144)에 의해 지연되어, 비교 클럭(CCLK)들 및 출력 클럭(OUTCLK)들로 출력될 수 있다.
딜레이 라인(142, 144)은, 제1 딜레이 라인(142) 및 제2 딜레이 라인(144)으로 구성될 수 있다. 제어 신호(XCON)에 응답하여, 제1 딜레이 라인(142) 및 제2 딜레이 라인(144) 중 하나가 활성화된다. 도 3에는 도시되지 아니하였으나, 제어 신호(XCON)의 논리 레벨에 따라 제1 딜레이 라인(142)을 활성화시키거나 제2 딜레이 라인(144)을 활성화시키는 수단(예를 들어, 스위치 또는 트랜지스터 등)이 더 구비될 수 있다.
제어 신호(XCON)는 본 발명의 실시예에 따른 지연 고정 루프 회로(100)가 장착되는 반도체 장치(미도시)가 고주파수로 동작하는 장치인지를 나타낼 수 있다. 예를 들어, 반도체 장치가 고주파수로 동작하는 장치인 경우, 제어 신호(XCON)는 논리 하이("H")로 설정되고, 이에 응답하여 제1 딜레이 라인(142)이 활성화될 수 있다. 반면, 반도체 장치가 고주파수로 동작하지 아니하는 장치인 경우, 제어 신호(XCON)는 논리 로우("L")로 설정되고, 이에 응답하여 제2 딜레이 라인(144)이 활성화될 수 있다.
이때, 반도체 장치의 데이터 처리 단위가 8 비트(bit)인 경우, 반도체 장치가 265~465Mhz로 동작하는 경우, 반도체 장치가 고주파수로 동작한다고 할 수 있다. 또는 반도체 장치의 데이터 처리 단위가 6 비트(bit)인 경우, 반도체 장치가 159~445Mhz로 동작하는 경우, 반도체 장치가 고주파수로 동작한다고 할 수 있다.
도 3의 제1 딜레이 라인(142)을 더 자세히 나타내는 도 4의 (a)에 도시되는 바와 같이, 제1 딜레이 라인(142)은 직렬로 연결되는 복수개의 지연기들(DLY11, DLY12, ..., DLY1n)로 구비될 수 있다. 제1 딜레이 라인(142)의 지연기들(DLY11, DLY12, ..., DLY1n)은 비교 클럭(CCLK)들의 개수(n)만큼 구비될 수 있다. 즉, 제1 딜레이 라인(142)의 지연기들(DLY11, DLY12, ..., DLY1n)은 각각, 딜레이를 달리하는 복수개의 비교 클럭(CCLK1)들 중 대응되는 비교 클럭을 출력할 수 있다. 예를 들어, 제1 딜레이 라인(142)의 제1 지연기(DLY11)는 제1 비교 클럭(CCLK1[1])을 출력하고, 제1 딜레이 라인(142)의 제2 지연기(DLY12)는 제2 비교 클럭(CCLK1[2])을 출력하며, 제1 딜레이 라인(142)의 제n 지연기(DLY1n)는 제n 비교 클럭(CCLK1n)을 출력할 수 있다.
마찬가지로, 제1 딜레이 라인(142)의 지연기들(DLY11, DLY12, ..., DLY1n)은 각각, 딜레이를 달리하는 복수개의 출력 클럭(OUTCLK1)들 중 대응되는 출력 클럭을 출력할 수 있다. 예를 들어, 제1 딜레이 라인(142)의 제1 지연기(DLY11)는 제1 출력 클럭(OUTCLK11)을 출력하고, 제1 딜레이 라인(142)의 제2 지연기(DLY12)는 제2 출력 클럭(OUTCLK12)을 출력하며, 제1 딜레이 라인(142)의 제n 지연기(DLY1n)는 제n 출력 클럭(OUTCLK1n)을 출력할 수 있다.
도 3의 제2 딜레이 라인(144)을 더 자세히 나타내는 도 4의 (b)에 도시되는 바와 같이, 제2 딜레이 라인(144)은 제1 딜레이 라인(142)과 동일하게, 직렬로 연결되는 복수개의 지연기들(DLY21, DLY22, ..., DLY2n)을 구비할 수 있다. 즉, 제2 딜레이 라인(144)의 지연기들(DLY21, DLY22, ..., DLY2n)은 비교 클럭(CCLK2)들의 개수(n)만큼 구비될 수 있다. 또한, 제2 딜레이 라인(144)의 지연기들(DLY21, DLY212, ..., DLY2n)은 각각, 딜레이를 달리하는 복수개의 비교 클럭(CCLK2)들 중 대응되는 비교 클럭을 출력할 수 있다. 예를 들어, 제2 딜레이 라인(144)의 제1 지연기(DLY21)는 제1 비교 클럭(CCLK2[1])을 출력하고, 제2 딜레이 라인(144)의 제2 지연기(DLY22)는 제2 비교 클럭(CCLK2[2])을 출력하며, 제2 딜레이 라인(144)의 제n 지연기(DLY2n)는 제n 비교 클럭(CCLK2[n])을 출력할 수 있다.
마찬가지로, 제2 딜레이 라인(144)의 지연기들(DLY21, DLY22, ..., DLY2n)은 각각, 딜레이를 달리하는 복수개의 출력 클럭(OUTCLK2)들 중 대응되는 출력 클럭을 출력할 수 있다. 예를 들어, 제2 딜레이 라인(144)의 제1 지연기(DLY21)는 제1 출력 클럭(OUTCLK21)을 출력하고, 제2 딜레이 라인(144)의 제2 지연기(DLY22)는 제2 출력 클럭(OUTCLK22)을 출력하며, 제2 딜레이 라인(144)의 제n 지연기(DLY2n)는 제n 출력 클럭(OUTCLK2n)을 출력할 수 있다.
저속 장치에 대하여 활성화되는 제2 딜레이 라인(144)의 지연기들(DLY21, DLY22, ..., DLY2n)의 딜레이 단위가, 고속 장치에 대하여 활성화되는 제1 딜레이 라인(142)의 지연기들(DLY11, DLY12, ..., DLY1n)보다 클 수 있다. 제1 딜레이 라인(142)과 제2 딜레이 라인(144)의 딜레이 단위의 차이는, 후술된다.
도 4의 (a) 및 (b)에서는 고속 장치에서 생성되는 제1 딜레이 라인(142)의 비교 클럭 및 출력 클럭과의 구분을 위해, 제1 딜레이 라인(142)의 비교 클럭 및 출력 클럭을 각각, CCLK1[i], OUTCLK1[i]라고 도시하고, 저속 장치에서 생성되는 제2 딜레이 라인(144)의 비교 클럭 및 출력 클럭을 각각, CCLK2[i], OUTCLK2[i]라고 도시하였다. 또한, 제1 딜레이 라인(142)의 지연기는 DLY1i라 도시하고, 제2 딜레이 라인(144)의 지연기는 DLY2i라 도시하였다. 이하에서도 동일하다.
도 5의 (a)는 도 4의 (a)의 지연기의 일 예를 나타내는 회로도이다.
도 5의 (a)를 참조하면, 제1 딜레이 라인(142)의 지연기(DLY1i)는, 인버터들(IVT1~IVT4), 각각 전원 전압(VDD), 제1 전류원들(P1) 및 제2 전류원들(N1), 각각 대응되는 제1 전류원들(P1) 및 전원 전압(VDD) 사이에 연결되는 제1 스위치들(SWP1~SWP2), 및 각각 대응되는 제2 전류원들(N1) 및 접지 전압(VSS) 사이에 연결되는 제2 스위치들(SWN1~SWN2)을 구비할 수 있다.
직렬로 연결되는 인버터들(IVT1~IVT4) 중 첫 단에 위치하는 제1 인버터(IVT1)는, 도 4의 (a)의 제1 딜레이 라인(142)을 구성하는 직렬로 연결되는 복수개의 지연기들(DLY11, DLY12, ..., DLY1n) 중, 제1 인버터(IVT1)가 포함되는 지연기(DLY1i)의 앞 단에 위치한 지연기의 출력(CLK)을 반전시켜 지연 동작을 수행한다. 다만, 제1 딜레이 라인(142)의 제1 지연기(DLY11)에 포함되는 제1 인버터(IVT1)는 지연부(140)로 인가되는 입력 클럭(INCLK)을 반전시킨다.
직렬로 연결되는 인버터들(IVT1~IVT4) 중 제1 인버터(IVT1)를 제외한 인버터들(IVT2, IVT3, IVT4)은 앞 단에 연결되는 인버터의 출력을 반전시켜, 지연 동작을 수행한다.
도 5의 (a)의 지연기(DLY1i)는 제1 인버터(IVT1) 및 제2 인버터(IVT2)에 의해 지연된 입력 클럭(INCLK)을 출력 클럭(OUTCLK1i)으로 출력하고, 출력 클럭(OUTCLK1i)을 제3 인버터(IVT3) 및 제4 인버터(IVT4)에 의해 지연시켜 비교 클럭(CCLK1i)을 출력할 수 있다. 다만, 이에 한정되는 것은 아니고, 비교 클럭(CCLK1i)보다 출력 클럭(OUTCLK1i)이 더 지연되어 출력될 수도 있다.
제1 스위치들(SWP1~SWP2) 및 제2 스위치들(SWN1~SWN2)은 각각, 대응되는 제1 전류원들(P1) 및 제2 전류원들(N1)에 연결되어, 전류원들을 스위칭한다. 제1 전류원들(P1) 및 제2 전류원들(N1)은 각각, 제어 전압(Vctrl)에 의해 온오프되어, 연결되는 인버터에 의한 딜레이를 조절할 수 있다. 제1 전류원들(P1)은, 전원 전압(VDD)과 제어 전압(Vctrl)의 차이에 대응되는 전류를 인버터에 공급함으로써, 인버터의 딜레이를 조절할 수 있다. 또한, 제2 전류원들(N1)도 마찬가지로, 접지 전압(VSS)과 제어 전압(Vctrl)의 차이에 대응되는 전류를 인버터로부터 배출함으로써, 인버터의 딜레이를 조절할 수 있다.
구체적으로, 전원 전압(VDD)과 제어 전압(Vctrl)의 차이가 크면 많은 양의 전류가 인버터로 공급되어 인버터의 동작 속도를 증가시킬 수 있다. 따라서, 인버터에 의한 딜레이가 짧아질 수 있다. 반면, 전원 전압(VDD)과 제어 전압(Vctrl)의 차이가 작으면 적은 양의 전류가 인버터로 공급되어 인버터의 동작 속도를 느려질 수 있다. 따라서, 인버터에 의한 딜레이가 길어질 수 있다.
마찬가지로, 접지 전압(VSS)과 제어 전압(Vctrl)의 차이가 크면 많은 양의 전류가 인버터로부터 배출되어 인버터의 동작 속도를 증가시킬 수 있다. 따라서, 인버터에 의한 딜레이가 짧아질 수 있다. 반면, 접지 전압(VSS)과 제어 전압(Vctrl)의 차이가 작으면 적은 양의 전류가 인버터로부터 배출되어 인버터의 동작 속도를 느려질 수 있다. 따라서, 인버터에 의한 딜레이가 길어질 수 있다.
이때, 제1 전류원들(P1)은 각각 일 단이 전원 전압과 연결되고, 타 단이 인버터와 연결되며, 게이트가 제어 전압과 연결되는 피모스 트랜지스터일 수 있다. 그리고, 제2 전류원들(N1)은 각각 일 단이 접지 전압과 연결되고, 타 단이 인버터와 연결되며, 게이트가 제어 전압과 연결되는 엔모스 트랜지스터일 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 전류원들이 엔모스 트랜지스터이거나 제2 전류원들이 피모스 트랜지스터일 수도 있다.
이때, 제1 스위치들(SWP1~SWP2)은 각각, 제1 전류원들(P1)과 소스 및 드레인을 공유하고, 연결되는 인버터(IVT1)의 다음단에 위치하는 인버터(IVT2)의 출력과 게이트가 연결되는 피모스 트랜지스터일 수 있다. 예를 들어, 제1 스위치 SWP1는 제1 전류원인 트랜지스터 P1과 소스 및 드레인을 공유하고, 연결되는 인버터 IVT1의 다음단에 위치하는 인버터 IVT2의 출력과 게이트가 연결된다.
제2 스위치들(SWN1~SWN2)은 각각, 제2 전류원들(N1)과 소스 및 드레인을 공유하고, 연결되는 인버터(IVT1)의 다음단에 위치하는 인버터(IVT2)의 출력과 게이트가 연결되는 엔모스 트랜지스터일 수 있다. 예를 들어, 제2 스위치 SWP2는 제1 전류원인 트랜지스터 N1과 소스 및 드레인을 공유하고, 연결되는 인버터 IVT1의 다음단에 위치하는 인버터 IVT2의 출력과 게이트가 연결된다.
도 5는 비록, 스위치들(SWP1~SWP2, SWN1~SWN2)이 각각, 연결되는 인버터의 다음단에 위치하는 인버터의 출력에 의해 게이팅되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 스위치들(SWP1~SWP2, SWN1~SWN2)은 연결되는 인버터의 다음단 이후에 위치하는 인버터의 출력에 의해 게이팅될 수도 있다.
상기와 같은 제1 스위치들(SWP1, SWP2)는 연결되는 제1 전류원들(P1)에 대한 온-오프 동작을 수행한다. 마찬가지로, 제2 스위치(SWN1, SWN2)는 연결되는 제2 전류원들(N1)에 대한 온-오프 동작을 수행한다.
이렇듯, 본 발명의 실시예에 따른 지연부는 인버터로의 전류 공급을 스위치를 이용하여 온오프시킴으로써, 트랜지스터의 드레인-투-소스 전압(drain-to-source voltage, Vds)의 마진을 확보할 수 있다. 즉, 본 발명의 실시예에 따른 지연부는 VCDL(semi-current-starved inverter delay line)의 일부 인버터들에 전류를 공급하는 트랜지스터를 스위치로 동작시킴으로써, 트랜지스터의 드레인-투-소스 전압(drain-to-source voltage, Vds)의 크기만큼, 지연 범위를 증가시킬 수 있다.
나아가, 제1 스위치(SWP1, SWP2)는 연결되는 인버터의 다음단에 위치하는 인버터의 출력을 포지티브 피드백(positive feedback) 받음으로써, 인버터의 라이징(rising) 및 폴링(falling) 동작 시의 슬루잉(slewing) 현상을 방지할 수 있다.
다시 도 5의 (a)를 참조하면, 공통 게이트단(CG)의 엔모스 트랜지스터(NO)를 통해 제2 전류원들(N1)의 게이트로 인가되는 제어 전압(NVctrl)과 공통 게이트단(CG)의 피모스 트랜지스터(PO)를 통해 인가되는 전원 전압(VDD)의 차이가 크면, 많은 양의 전류가 인버터들(IVT1, IVT3)로부터 배출될 수 있다. 그러면, 인버터의 동작 속도가 증가되어, 인버터에 의한 딜레이가 짧아질 수 있다. 반면, 공통 게이트단(CG)의 엔모스 트랜지스터(N0)를 통해 제2 전류원들(N1)의 게이트로 인가되는 제어 전압(NVctrl)과 공통 게이트단(CG)의 피모스 트랜지스터(PO)를 통해 인가되는 전원 전압(VDD)의 차이가 작으면, 적은 양의 전류가 인버터들(IVT1, IVT3)로부터 배출될 수 있다. 그러면, 인버터의 동작 속도가 감소되어, 인버터에 의한 딜레이가 길어질 수 있다.
도 4의 (b)의 지연기의 일 예를 나타내는 회로도인 도 5의 (b)를 참조하면, 도 5의 (b)의 지연기(DLY2j, j는 n 이하의 자연수)는 도 5의 (a)의 지연기(DLY1i)와 동일한 구조를 가질 수 있다. 다만, 도 5의 (b)의 지연기(DLY2j)의 제1 전류원들(P1) 및 제2 전류원들(N1)을 구성하는 트랜지스터들은 각각, 도 5의 (a)의 지연기(DLY1i)의 전류원들을 구성하는 트랜지스터들보다 사이즈가 작을 수 있다. 따라서, 도 5의 (b)의 지연기(DLY2j)는 도 5의 (a)의 지연기(DLY1i)보다 딜레이가 길 수 있다.
이렇듯, 제1 딜레이 라인(142)의 지연기(DLY1i)와 제2 딜레이 라인(144)의 지연기(DLY2j)가 동일한 개수의 인버터들을 구비하되, 각각의 트랜지스터들(전류원들)의 사이즈(용량)를 달리하여 제1 딜레이 라인(142) 및 제2 딜레이 라인(144)의 딜레이 단위를 달리할 수 있다. 다만, 이에 한정되는 것은 아니고, 도 6에 도시되는 바와 같이, 제2 딜레이 라인(144)의 지연기(DLY2j)가 제1 딜레이 라인(142)의 지연기(DLY1i)보다 인버터들 및 트랜지스터들을 더 구비함으로써, 딜레이를 길게 할 수 있다.
예를 들어, 제1 딜레이 라인(142)의 지연기(DLY1i)는 도 5의 (a)의 지연기(DLY1i)인 반면, 제2 딜레이 라인(144)의 지연기(DLY2j)는, 도 6에 도시되는 바와 같이, 도 5의 (a)의 지연기(DLY1i)보다 많은 인버터들(IVT1~IVT8), 제1 전류원들(P1) 및 제2 전류원들(N1)을 구비할 수 있다. 이때, 도 5의 (a)의 지연기(DLY1i)와 도 6의 지연기(DLY2j)의 전류원들을 이루는 트랜지스터들은, 동일한 크기를 가질 수 있다.
도 6의 지연기(DLY2j)는 입력되는 클럭(CLK)을 앞 단의 4개의 인버터들(IVT1~IVT4)을 이용하여 지연시켜 출력 클럭(OUTCLK2j)으로 출력하고, 출력 클럭(OUTCLK2j)을 뒷 단의 4개의 인버터들(IVT4~IVT8)을 이용하여 지연시켜 비교 클럭(CCLK2j)로 출력할 수 있다.
도 5 및 도 6의 지연기들은, 직렬로 연결되는 복수개의 인버터들 중 홀수단에위치하는 인버터(IVT1, IVT3 또는 IVT1, IVT3, IVT5, IVT7)의 양단에 모든 인버터들 양 단에 트랜지스터들을 구비하였다. 그러나, 이에 한정되는 것은 아니다. 도 7 내지 도 11을 참조하면, 도 4의 제1 딜레이 라인(142)의 지연기(DLY1i) 및 제2 딜레이 라인(144)의 지연기(DLY2j)에 대한 다양한 실시예들이 존재할 수 있다.
도 5는 복수개의 인버터들 중 홀수단에 위치하는 인버터들 모두에 제1 스위치 및 제2 스위치가 구비되는 예가 도시된 반면, 도 7과 같이, 제1 딜레이 라인(142)의 지연기(DLY1i) 및 제2 딜레이 라인(144)의 지연기(DLY2j)의 복수개의 인버터들 중 홀수단에 위치하는 인버터들 중에서도, 일부에만 제1 스위치가 구비될 수 있다. 즉, 도 7의 인버터 IVT3에는 제1 스위치가 구비되지 아니할 수 있다.
또한, 도 8과 같이, 제1 딜레이 라인(142)의 지연기(DLY1i) 및 제2 딜레이 라인(144)의 지연기(DLY2j)의 복수개의 인버터들 중 홀수단에 위치하는 인버터들 중에서도, 일부에만 제2 스위치가 구비될 수 있다. 즉, 도 8의 인버터 IVT1에는 제2 스위치가 구비되지 아니할 수 있다.
그리고, 도 9와 같이, 제1 딜레이 라인(142)의 지연기(DLY1i) 및 제2 딜레이 라인(144)의 지연기(DLY2j)의 복수개의 인버터들 중 홀수단에 위치하는 인버터들 중에서도, 일부에만 제1 스위치 및 제2 스위치가 구비될 수 있다. 즉, 도 9의 인버터 IVT3에는 제1 스위치 및 제2 스위치가 구비되지 아니할 수 있다.
나아가, 복수개의 인버터들 중 홀수단에 위치하는 인버터들에 제1 스위치만이 구비되거나 제2 스위치만이 구비될 수도 있다. 도 10을 참조하면, 제1 스위치들(SWP1, SWP2)만이 구비된다. 도 11을 참조하면, 제2 스위치들(SWN1, SWN2)만이 구비된다.
그리고, 비록 도시되지는 아니하였으나, 전술된 제1 스위치 또는 제2 스위치는 짝수단에 위치할 수도 있다. 또한, 제1 딜레이 라인(142)의 지연기(DLY1i)은 4개의 인버터들을 구비하는 경우만을 도시하였으나, 이에 한정되는 것은 아니다. 도 12에 도시되는 바와 같이, 제1 딜레이 라인(142)의 지연기(DLY1i)도, 도 6의 제2 딜레이 라인(144)의 지연기(DLY2j)와 같이, 더 많은 인버터들을 구비할 수도 있다.
이렇듯, 본 발명의 실시예에 따른 지연부는 다양한 형태로 스위치들을 구비할 수 있다.
다시 도 3을 참조하면, 지연부(140)는 먹스(146, 148)를 더 구비할 수 있다. 먹스(146, 148)는 제어 신호(XCON)에 응답하여 제1 딜레이 라인(142)으로부터 출력되는 출력 클럭(OUTCLK1)들 및 제2 딜레이 라인(144)으로부터 출력되는 출력 클럭(OUTCLK2)들 중 하나를 선택하여 출력하는 제1 먹스(146) 및, 제1 딜레이 라인(142)으로부터 출력되는 비교 클럭(CCLK1)들 및 제2 딜레이 라인(144)으로부터 출력되는 비교 클럭(CCLK2)들 중 하나를 선택하는 제2 먹스(148)로 구비될 수 있다.
제1 먹스(146)로부터 출력되는 출력 클럭(OUTCLK)들은, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)가 포함되는 반도체 장치의 다른 구성 요소들로 인가될 수 있다. 예를 들어, 반도체 장치가 LCD 디스플레이어인 경우, 출력 클럭은 드라이버 IC로 인가될 수 있다. 반도체 장치는 출력 클럭(OUTCLK)들을 기준으로, 동작을 수행할 수 있다.
제2 먹스(148)로부터 출력되는 비교 클럭(CCLK)들은 제어 전압 생성부(120)로 피드백될 수 있다.
이렇듯, 본 발명의 실시예에 따른 지연 고정 루프 회로(100)의 딜레이 범위(DR_proposed)는, 트랜지스터의 특성 상 소모되는 드레인-투-소스 전압 마진을 확보함으로써, 도 13에 도시되는 바와 같이, 종래기술에 따른 지연 고정 루프 회로의 딜레이 범위(DR_conventional)에 비해 증가되는 것을 알 수 있다.
도 14는 도 1의 지연 고정 루프 회로를 구비하는 디스플레이 드라이버 IC를 개략적으로 나타내는 도면이다.
도 14를 참조하면, 도 14의 디스플레이 드라이버 IC(1400)는, 도 1의 지연 고정 루프 회로(100)를 포함하는 제어기(1420), 제어기(1420)로부터 제어 신호를 수신하여 디스플레이 패널(미도시)의 대응되는 로우를 활성화시키는 게이트 드라이버(1440), 제어기(1420)로부터 제어 신호 및 영상 데이터에 대응되는 전압을 디스플레이 패널(미도시)로 인가하는 칼럼 드라이버(1460), 및 칼럼 드라이버(1460)에 계조 전압을 인가하는 계조 전압 생성기(1480)를 구비한다.
제어기(1420)는 게이트 드라이버(1440) 및 칼럼 드라이버(1460)를 제어한다. 제어기(1420)는 외부로부터 수신되는 영상 데이터를 저장하는 메모리(미도시)를 더 구비할 수 있다. 칼럼 드라이버(1460)는 계조 전압을 분압하여 디스플레이하고자 하는 데이터 전압(디스플레이 패널에 인가되는 전압)을 생성한다.
이때, 도 1의 지연 고정 루프 회로(100)의 출력 클럭(OUTCKLK)은 제어기(1420), 게이트 드라이버(1440) 및 칼럼 드라이버(1460)의 동작 클럭일 수 있다.
도 15는 도 14의 디스플레이 드라이버 IC를 구비하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 15를 참조하면, 디스플레이 장치(1500)는 프로세서(1510), 디스플레이 드라이버 IC(1520,1540,1560,1580) 및 패널(1590)을 구비한다.
도 15의 프로세서(1510)는 영상 데이터(DTA), 메인 클럭(MCLK), 메인 제어 신호(CONT), 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync)를 디스플레이 드라이버 IC의 제어기(1520)로 인가한다. 제어기(1520)는 이를 이용하여 게이트 드라이버(1540) 및 칼럼 드라이버(1560)를 제어하는 제어 신호를 생성한다.
제어 신호(CONT1)는 패널(1590)의 로우 라인을 활성화하는 게이트 온 전압의 출력 시작을 지시하는 주사 시작 신호, 게이트 온 전압의 출력 시기를 제어하는 게이트 클럭 신호 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호 등일 수 있다. 주사 시작 신호 및 출력 인에이블 신호는 게이트 드라이버(1540)로 인가될 수 있다. 또한, 제어 신호(CONT1)는 패널(1590)의 칼럼으로의 영상 데이터(DTA)의 입력 시작을 알리는 수평 동기 시작 신호와 패널(1590)의 칼럼에 대응되는 전압의 인가를 지시하는 로드 신호 등일 수 있다. 수평 동기 시작 신호 및 로드 신호 등은 칼럼 드라이버(1560)로 인가될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 지연 고정 루프에 있어서,
    입력 클럭과 순차적으로 발생하고 딜레이를 달리하는 복수개의 비교 클럭들을 비교하여, 상기 입력 클럭과 상기 비교 클럭들의 딜레이 차이에 대응되는 제어 전압을 생성하는 제어 전압 생성부; 및
    상기 제어 전압에 응답하여 상기 입력 클럭을 지연시키고, 상기 비교 클럭 및 출력 클럭들으로 출력하는 지연부를 구비하고,
    상기 지연부는,
    제1 딜레이 라인 및 제2 딜레이 라인을 구비하고,
    상기 제1 딜레이 라인 및 상기 제2 딜레이 라인은,
    상기 지연 고정 루프 회로가 장착되는 반도체 장치의 동작 속도를 나타내는 제어 신호에 응답하여 둘 중 하나가 활성화되고,
    상기 제1 딜레이 라인 및 제2 딜레이 라인은 각각,
    직렬로 연결되는 복수개의 지연기들을 구비하며,
    상기 복수개의 지연기들 중 적어도 하나 이상의 지연기는,
    상기 제어 전압에 대응되는 전류의 공급을 온오프시켜 포함된 지연기의 지연을 제어하는 스위치를 적어도 하나 이상 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 제1 항에 있어서, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각,
    상기 비교 클럭들 및 상기 출력 클럭들의 개수만큼 구비되고,
    상기 입력 클럭, 또는 상기 직렬로 연결되는 복수개의 지연기들 중 앞 단에 위치하는 지연기의 출력을 지연시켜 상기 비교 클럭들 및 상기 출력 클럭들을 생성하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제2 항에 있어서, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각,
    직렬로 연결되는 복수개의 인버터들;
    상기 제어 전압과 전원 전압의 차이에 대응되는 전류를 상기 인버터들 중 연결되는 인버터에 공급하는 적어도 하나 이상의 제1 전류원; 및
    상기 제어 전압과 접지 전압의 차이에 대응되는 전류를 상기 인버터들 중 연결되는 인버터에 공급하는 적어도 하나 이상의 제2 전류원을 구비하고,
    상기 제1 전류원과 상기 제1 전류원에 연결되는 인버터에 연결되고, 상기 제1 전류원의 온오프를 제어하는 적어도 하나 이상의 제1 스위치, 및 상기 제2 전류원과 상기 제2 전류원에 연결되는 인버터에 연결되고, 상기 제2 전류원의 온오프를 제어하는 제2 스위치 중 적어도 하나 이상의 스위치를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제3 항에 있어서,
    상기 제1 전류원은,
    상기 전원 전압과 대응되는 인버터 사이에 연결되고, 상기 제어 전압이 게이트로 인가되는 트랜지스터이거나,
    상기 제2 전류원은,
    상기 접지 전압과 대응되는 인버터 사이에 연결되고, 상기 제어 전압이 게이트로 인가되는 트랜지스터인 것을 특징으로 하는 지연 고정 루프 회로.
  5. 제3 항에 있어서,
    상기 제1 스위치는,
    양 단이 상기 제1 전류원에 연결되고, 게이트가 상기 연결되는 인버터의 다음단 이후에 연결되는 인버터의 출력과 연결되는 트랜지스터이거나,
    상기 제2 스위치는,
    양 단이 상기 제2 전류원에 연결되고, 게이트가 상기 연결되는 인버터의 다음단 이후에 연결되는 인버터의 출력과 연결되는 트랜지스터인 것을 특징으로 하는 지연 고정 루프 회로.
  6. 제3 항에 있어서,
    상기 제1 스위치는,
    상기 제1 전류원 모두 또는 일부에 구비되고,
    상기 제2 스위치는,
    상기 제2 전류원 모두 또는 일부에 구비되는 것을 특징으로 하는 지연 고정 루프 회로.
  7. 제1 항에 있어서, 상기 제1 딜레이 라인의 지연기들 및 제2 딜레이 라인의 지연기들은 각각,
    동일한 개수의 인버터들을 구비하고, 상기 제1 딜레이 라인의 지연기들에 구비되는 트랜지스터와, 상기 제2 딜레이 라인의 지연기들에 구비되는 트랜지스터의 크기가 서로 상이하거나,
    서로 다른 개수의 인버터들을 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제1 항에 있어서, 상기 지연부는,
    상기 제1 딜레이 라인으로부터 생성되는 복수개의 출력 클럭들 및 상기 제2 딜레이 라인으로부터 생성되는 복수개의 출력 클럭들 중, 상기 제어 신호에 응답하여 하나의 딜레이 라인으로부터 생성되는 출력 클럭들을 외부로 출력하는 제1 먹스; 및
    상기 제1 딜레이 라인으로부터 생성되는 복수개의 비교 클럭들 및 상기 제2 딜레이 라인으로부터 생성되는 복수개의 비교 클럭들 중, 상기 제어 신호에 응답하여 하나의 딜레이 라인으로부터 생성되는 비교 클럭들을 상기 제어 전압 생성부로 제공하는 제2 먹스를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 제1 항에 있어서, 상기 제어 전압 생성부는,
    상기 입력 클럭 및 상기 비교 클럭들의 딜레이 차이를 검출하고, 상기 입력 클럭 및 상기 비교 클럭들의 딜레이 차이에 대응되는 업 신호 및 다운 신호를 출력하는 검출기;
    상기 업 신호 및 상기다운 신호에 응답하여, 제1 노드의 전하를 차징(charging)하거나 디스차징(discharging)하는 차지 펌프; 및
    상기 제1 노드의 전압을 필터링하여 상기 제어 전압으로 출력하는 필터를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  10. 제1 항에 있어서,
    상기 지연 고정 루프 회로는 디스플레이 드라이버 IC에 장착되고,
    상기 출력 클럭들은 디스플레이 드라이버 IC의 동작 클럭인 것을 특징으로 하는 지연 고정 루프 회로.
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