KR101866832B1 - 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프 - Google Patents

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Abstract

넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프가 개시된다. 본 발명의 지연 회로는 수신단을 통하여 수신되는 단위 입력 신호를 지연하여, 제공단을 통해 단위 출력 신호로 제공하도록 구동되는 적어도 하나의 선택 지연 소자로서, 상기 단위 입력 신호는 상기 회로 입력 신호에 연동되며, 상기 회로 출력 신호는 상기 단위 출력 신호에 연동되는 상기 적어도 하나의 선택 지연 소자를 구비한다. 상기 적어도 하나의 선택 지연 소자는 상기 수신단과 상기 제공단 사이에 형성되며, 상기 단위 입력 신호를 제1 응답 속도로 지연 응답하여, 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제1 지연 응답부; 및 상기 수신단과 상기 제공단 사이에 상기 제1 지연 응답부와 병렬로 형성되며, 상기 단위 입력 신호를 상기 제1 응답 속도보다 빠른 제2 응답 속도로 지연 응답하여 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제2 지연 응답부로서, 지연 선택 신호에 응답하여 인에이블되는 상기 제2 지연 응답부를 구비한다. 본 발명의 지연 회로에 의하면, 조절 가능한 지연시간의 범위는 현저히 넓어진다.

Description

넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프{DELAY CIRCUIT HAVING WIDE RANGE CONTROLLED DELAY TIME AND LOCKED LOOP HAVING THE SAME}
본 발명은 지연 회로(delay circuit)에 관한 것으로서, 특히, 넓은 범위의 지연 시간으로 조절되는 지연회로에 관한 것이다.
반도체 장치에서 지연 회로는 PLL, DLL 등과 같은 동기 루프(locked loop)를 비롯한 다양한 용도의 회로들에 사용된다.
지연 회로는 하나 이상의 지연 소자들을 포함하여 구현되는 것이 일반적인데, 도 1은 기존의 지연 회로에 포함되는 지연 소자(10)를 나타내는 도면이다. 도 1의 지연 소자(10)는 단위 입력 신호(XRV)를 지연하여 단위 출력 신호(XSP)로 발생하며, 인버터(11), 캐패시터(13) 및 트랜지스터(15)를 포함하여 구현된다. 도 1에서, 상기 인버터(11)의 상기 단위 입력 신호(XRV)의 전압 레벨에 대한 동작 특성과 상기 캐패시터(13)의 용량이 고정적이다.
그러므로 도 1의 지연 소자(10)에 의한 지연 시간은 상기 트랜지스터(15)의 게이트 단자에 인가되는 지연 제어 신호(XCON)의 전압 레벨에 의존되어 조절될 뿐이다.
따라서, 도 1의 지연 소자(10)를 포함하는 지연 회로에는, 조절되는 지연 시간의 범위는 좁다는 단점이 있다.
본 발명의 목적은 상기 기존기술의 문제점을 해결하기 위한 것으로서, 넓은 범위의 지연 시간으로 조절되는 지연 회로 및 이를 포함하는 동기 루프를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 회로 입력 신호를 지연하여 회로 출력 신호로 발생하는 지연 회로에 관한 것이다. 본 발명의 지연 회로는 수신단을 통하여 수신되는 단위 입력 신호를 지연하여, 제공단을 통해 단위 출력 신호로 제공하도록 구동되는 적어도 하나의 선택 지연 소자로서, 상기 단위 입력 신호는 상기 회로 입력 신호에 연동되며, 상기 회로 출력 신호는 상기 단위 출력 신호에 연동되는 상기 적어도 하나의 선택 지연 소자를 구비한다. 상기 적어도 하나의 선택 지연 소자는 상기 수신단과 상기 제공단 사이에 형성되며, 상기 단위 입력 신호를 제1 응답 속도로 지연 응답하여, 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제1 지연 응답부; 및 상기 수신단과 상기 제공단 사이에 상기 제1 지연 응답부와 병렬로 형성되며, 상기 단위 입력 신호를 상기 제1 응답 속도보다 빠른 제2 응답 속도로 지연 응답하여 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제2 지연 응답부로서, 지연 선택 신호에 응답하여 인에이블되는 상기 제2 지연 응답부를 구비한다.
상기의 다른 목적을 달성하기 위한 본 발명의 일면은 기준 클락 신호에 동기되는 내부 클락 신호를 발생하는 동기 루프에 관한 것이다. 본 발명의 동기 루프는 회로 입력 신호를 지연하여 회로 출력 신호로 발생하는 지연 회로로서, 상기 회로 입력 신호는 상기 기준 클락 신호에 동기되며, 상기 내부 클락 신호는 상기 회로 출력 신호에 동기되는 상기 지연 회로; 및 상기 기준 클락 신호와 상기 내부 클락 신호의 위상을 비교하여 지연 제어 신호를 발생하는 위상 비교 블락으로서, 상기 지연 제어 신호는 상기 기준 클락 신호에 대한 상기 내부 클락 신호의 위상 비교의 결과에 따라 조절되는 레벨을 가지는 상기 위상 비교 블락을 구비한다. 그리고, 상기 지연 회로는 수신단을 통하여 수신되는 단위 입력 신호를 지연하여, 제공단을 통해 단위 출력 신호로 제공하도록 구동되는 적어도 하나의 선택 지연 소자로서, 상기 단위 입력 신호는 상기 회로 입력 신호에 연동되며, 상기 회로 출력 신호는 상기 단위 출력 신호에 연동되는 상기 적어도 하나의 선택 지연 소자를 구비한다. 상기 적어도 하나의 선택 지연 소자는 상기 수신단과 상기 제공단 사이에 형성되며, 상기 단위 입력 신호를 제1 응답 속도로 지연 응답하여, 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제1 지연 응답부; 상기 수신단과 상기 제공단 사이에 상기 제1 지연 응답부와 병렬로 형성되며, 상기 단위 입력 신호를 상기 제1 응답 속도보다 빠른 제2 응답 속도로 지연 응답하여 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제2 지연 응답부로서, 지연 선택 신호에 응답하여 인에이블되는 상기 제2 지연 응답부; 및 지연 트랜지스터와 지연 캐패시터를 포함하며, 상기 제공단의 전하를 축전하는 지연 축전부로서, 상기 지연 트랜지스터는 지연 제어 신호의 전압 레벨에 따른 컨덕턴스로 도통되어 상기 지연 캐패시터를 상기 제공단에 전기적으로 연결하도록 구동되며, 상기 지연 캐패시터는 일측단자가 상기 지연 트랜지스터를 통하여 상기 제공단에 전기적으로 연결되는 상기 지연 축전부를 구비한다. 상기 동기 루프는 상기 지연 선택 신호를 발생하는 선택 발생 블락을 더 구비한다. 상기 선택 발생 블락은 상기 지연 제어 신호의 전압 레벨을 기준 전압과 비교하여 비교 신호로 발생하는 비교부; 상기 비교 신호의 일방향 천이에 응답하여 발생되는 응답 펄스를 제공하는 일방향 응답부; 및 상기 응답 펄스의 발생에 따라 상기 지연 선택 신호의 논리 상태를 천이하여 래치하는 천이 래치부를 구비한다.
상기와 같은 본 발명의 지연 회로에서의 선택 지연 소자는 응답 속도가 상대적으로 느린 상기 제1 지연 응답부와 응답 속도가 상대적으로 빠른 상기 제2 지연 응답부를 구비된다. 이에 따라, 본 발명의 지연 회로에 의하면, 조절 가능한 지연시간의 범위는 현저히 넓어진다.
또한, 상기와 같은 지연 회로를 포함하는 본 발명의 동기 루프에 의하면, 지연시간의 범위를 확대시키기 위하여, 캐패시터의 용량을 증가시키는 기존의 방법에 비하여, 칩 면적이 현저히 감소된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 지연 회로에 포함되는 지연 소자를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 지연 회로를 나타내는 도면이다.
도 3은 도 2의 제1 지연 응답부 및 제2 지연 응답부에 의한 지연 시간을 나타내는 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른 동기 루프를 나타내는 도면으로서, 도 2의 지연 회로가 채용된다.
도 5는 도 4의 선택 발생 블락을 나타내는 도면이다.
도 6은 도 5의 선택 발생 블락에서의 주요 신호의 동작을 설명하기 위한 타이밍도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다.
또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 아래의 내용 및 첨부 도면에 기재된 내용을 함께 참조하여야만 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
(지연 회로)
도 2는 본 발명의 일실시예에 따른 지연 회로(CTDL)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 지연 회로(CTDL)는 회로 입력 신호(XICT)를 지연하여 회로 출력 신호(XUCT)로 발생하며, 적어도 하나의 선택 지연 소자(DEDL)를 구비한다.
참고로, 본 명세서에서는, 하나의 선택 지연 소자(DEDL)만이 도시되었나, 본 발명의 지연 회로(CTDL)는 복수개의 선택 지연 소자(DEDL)들이 직렬로 연결되는 형태로 구현될 수 있다.
상기 선택 지연 소자(DEDL)는 수신단(NRV)을 통하여 수신되는 단위 입력 신호(XRV)를 지연하여, 제공단(NSP)을 통해 단위 출력 신호(XSP)로 제공하도록 구동된다. 이때, 상기 단위 입력 신호(XRV)는 상기 화로 입력 신호(XICT)에 연동되며, 상기 회로 출력 신호(XUCT)는 상기 단위 출력 신호(XSP)에 연동된다.
상기 선택 지연 소자(DEDL)는 구체적으로 제1 지연 응답부(110) 및 제2 지연 응답부(130)를 구비하며, 바람직하기로, 지연 축전부(150)를 더 구비한다.
상기 제1 지연 응답부(110)는 상기 수신단(NRV)과 상기 제공단(NSP) 사이에 형성되며, 상기 단위 입력 신호(XRV)를 제1 응답 속도(ts1)로 지연 응답하여, 상기 제공단(NSP)에 상기 단위 출력 신호(XSP)가 발생하도록 구동된다.
상기 제2 지연 응답부(130)는 상기 수신단(NRV)과 상기 제공단(NSP) 사이에 상기 제1 지연 응답부(110)와 병렬로 형성된다. 그리고 상기 제2 지연 응답부(130)는 상기 단위 입력 신호(XRV)를 제2 응답 속도(ts2)로 지연 응답하여 상기 제공단(NSP)에 상기 단위 출력 신호(XSP)가 발생하도록 구동된다. 이때, 상기 제2 응답 속도(ts2)는 상기 제1 응답 속도(ts1)보다 빠르다. 여기서, 상기 제2 지연 응답부(130)는 논리 상태 "L"의 지연 선택 신호(XSEL)에 응답하여 인에이블되며, 논리 상태 "H"의 지연 선택 신호(XSEL)에 응답하여 디스에이블된다.
상기 제2 지연 응답부(130)는 더욱 구체적으로 스위칭 수단(131) 및 지연 응답 수단(133)을 구비한다.
상기 스위칭 수단(131)은 논리 상태 "L"의 지연 선택 신호(XSEL)에 응답하여 상기 단위 입력 신호(XRV)를 상기 지연 응답 수단(133)에 제공하도록 구동된다.
그리고 상기 지연 응답 수단(133)은 상기 스위칭 수단(131)을 통하여 전송되는 상기 단위 입력 신호(XRV)를 상기 제2 응답 속도(ts2)로 지연 응답하여 상기 제공단(NSP)에 상기 단위 출력 신호(XSP)가 발생하도록 구동된다.
참고로, 도 2에서, 신호 'XSELB'는 지연 선택 신호(XSEL)의 논리 상태에 반전된 논리 상태를 가진다.
상기 지연 축전부(150)는 지연 트랜지스터(151)와 지연 캐패시터(153)를 포함하며, 상기 제공단(NSP)의 전하를 축전하도록 구동된다.
이때, 상기 지연 트랜지스터(151)는 지연 제어 신호(XCON)의 전압 레벨에 따른 컨덕턴스로 도통되어 상기 지연 캐패시터(153)를 상기 제공단(NSP)에 전기적으로 연결하도록 구동된다.
그리고 상기 지연 캐패시터(153)는 일측단자가 상기 지연 트랜지스터(151)를 통하여 상기 제공단(NSP)에 전기적으로 연결된다.
한편, 상기 선택 지연 소자(DEDL)에 의한 지연시간의 변화는 다음과 같이 정리된다.
상기 선택 지연 소자(DEDL)는 상기 지연 선택 신호(XSEL)의 논리상태가 "L"일 때는 상대적으로 짧은 지연 시간으로 상기 단위 입력 신호(XRV)를 지연시켜 상기 단위 출력 신호(XSP)로 발생한다.(도 3의 'CAS1' 참조)
그리고 상기 선택 지연 소자(DEDL)는 상기 지연 선택 신호(XSEL)의 논리상태가 "H"일 때는 상대적으로 긴 지연 시간으로 상기 단위 입력 신호(XRV)를 지연시켜 상기 단위 출력 신호(XSP)로 발생한다.(도 3의 'CAS2' 참조)
또한, 상기 지연 제어 신호(XCON)의 전압 레벨이 증가할수록, 상기 선택 지연 소자(DEDL)에 의한 지연 시간은 증가된다.(도 3 참조)
이때, 상기 선택 지연 소자(DEDL)의 동작의 안정화를 위하여, CAS1에서의 지연시간의 범위(RAG1)와 CAS2에서의 지연시간의 범위(RAG2) 사이에는 일부 중복되는 범위(ROL)가 존재하는 것이 바람직하다.
상기와 같은 도 2의 선택 지연 소자(DEDL)는, 응답 속도가 상대적으로 느린 상기 제1 지연 응답부(110)와 응답 속도가 상대적으로 빠른 상기 제2 지연 응답부(130)를 구비한다. 이에 따라, 도 2의 선택 지연 소자(DEDL)에 의하면, 하나의 응답 속도로 구동되는 도 1의 지연 소자에 비하여, 지연 시간은 범위(RAGT)가 크게 넓어진다.
즉, 상기 선택 지연 소자(DEDL)를 구비하는 본 발명의 지연 회로(CTDL)에 의하면, 조절 가능한 지연시간의 전체 범위(RAGT)는 현저히 넓어진다.
한편, 도 2와 같은 본 발명의 지연 회로(CTDL)는 다양한 종류의 회로들에 채용될 수 있다.
(동기 루프)
도 4는 본 발명의 일실시예에 따른 동기 루프를 나타내는 도면으로서, 도 2의 지연 회로(CTDL)가 채용된다.
도 4를 참조하면, 본 발명의 동기 루프는 기준 클락 신호(RCLK)에 동기되는 내부 클락 신호(ICLK)를 발생한며, 지연 회로(CTDL) 및 위상 비교 블락(PDCP)을 구비한다.
상기 지연 회로(CTDL)는 회로 입력 신호(XICT)를 지연하여 회로 출력 신호(XUCT)로 발생한다. 이때, 상기 회로 입력 신호(XICT)는 상기 기준 클락 신호에 동기되며, 상기 내부 클락 신호(ICLK)는 상기 회로 출력 신호(XUCT)에 동기된다.
상기 지연 회로(CTDL)는 도 2와 관련하여 기술한 본 발명의 지연 회로로 구현될 수 있다. 그러므로 본 명세서에서는, 설명의 간략화를 위하여, 도 4의 동기 루프에서, 채용되는 상기 지연 회로(CTDL)에 대한 구체적인 기술은 생략된다.
상기 위상 비교 블락(PDCP)은 상기 기준 클락 신호(RCLK)와 상기 내부 클락 신호(ICLK)의 위상을 비교하여, 상기 지연 회로(CTDL)에 제공되는 상기 지연 제어 신호(XCON)를 발생한다. 이때, 상기 지연 제어 신호(XCON)는 상기 기준 클락 신호(RCLK)에 대한 상기 내부 클락 신호(ICLK)의 위상 비교의 결과에 따라 조절되는 레벨을 가진다.
상기와 같은 위상 비교 블락(PDCP)의 구현은 당업자에게는 자명하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
한편, 본 발명의 동기 루프는 상기 지연 회로(CTDL)에 제공되는 상기 지연 선택 신호(XSEL)를 발생하는 선택 발생 블락(BKSEL)을 더 구비할 수 있다.
도 5는 도 4의 선택 발생 블락(BKSEL)을 나타내는 도면이다.
도 5를 참조하면, 상기 선택 발생 블락(BKSEL)은 비교부(310), 일방향 응답부(330) 및 천이 래치부(350)를 구비한다.
상기 비교부(310)는 상기 지연 제어 신호(XCON)의 전압 레벨(VCON)을 기준 전압(VREF)와 비교하여 비교 신호(XCOM)를 발생한다. 여기서, 상기 비교 신호(XCOM)는 상기 지연 제어 신호(XCON)의 전압 레벨(VCON)이 상기 기준 전압(VREF)보다 높아질 때, "L"에서 "H"로 천이된다(도 6의 't1' 참조). 그리고 상기 비교 신호(XCOM)는 상기 지연 제어 신호(XCON)의 전압 레벨(VCON)이 상기 기준 전압(VREF)보다 낮아질 때, "H"에서 "L"로 천이된다(도 6의 't2' 참조).
상기 일방향 응답부(330)는 상기 비교 신호(XCOM)의 일방향 천이에 응답하여 발생되는 응답 펄스(PUL)를 제공한다. 도 6의 경우, 상기 응답 펄스(PUL)는 상기 비교 신호(XCOM)의 "L"에서 "H"로의 천이에 응답하여 발생된다.
그리고 상기 천이 래치부(350)는 리셋 신호(RST)의 활성화 이후에 발생되는 상기 응답 펄스(PUL)의 발생에 따라 상기 지연 선택 신호(XSEL)의 논리 상태를 "H"로 천이한다.
이에 따라, 상기 지연 회로(CTDL)의 제2 지연 응답부(130, 도 2 참조)는 인에이블 상태에서 디스에이블 상태로 전환된다.
한편, 도 5의 선택 발생 블락(BKSEL)에서, 상기 응답 펄스(PUL)는 상기 비교 신호(XCOM)의 "H"에서 "L"로의 천이에 대해서는 발생되지 않는다(도 6의 't2' 참조). 그리고 상기 지연 선택 신호(XSEL)는 "H"의 논리 상태를 계속 유지하며, 여전히 상기 지연 회로(CTDL)의 제2 지연 응답부(130, 도 2 참조)는 디스에이블된다.
이에 따라, 상기 제2 지연 응답부(130)의 인에이블 및 디스에이블이 반복되는 불안정성이 방지된다.
즉, 상기 지연 회로(CTDL) 및 이를 포함하는 본 발명의 동기 루프의 동작의 안정성이 높아진다.
본 발명의 동기 루프에 채용되는 지연 회로(CTDL)은, 전술한 바와 같이, 조절 가능한 지연시간의 전체 범위(RAGT)는 현저히 넓어진다.
이에 따라, 또한, 상기와 같은 지연 회로를 포함하는 본 발명의 동기 루프에 의하면, 지연시간의 범위를 확대시키기 위하여, 캐패시터의 용량을 증가시키는 기존의 방법에 비하여, 칩 면적이 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기준 클락 신호에 동기되는 내부 클락 신호를 발생하는 동기 루프에 있어서,
    회로 입력 신호를 지연하여 회로 출력 신호로 발생하는 지연 회로로서, 상기 회로 입력 신호는 상기 기준 클락 신호에 동기되며, 상기 내부 클락 신호는 상기 회로 출력 신호에 동기되는 상기 지연 회로; 및
    상기 기준 클락 신호와 상기 내부 클락 신호의 위상을 비교하여 지연 제어 신호를 발생하는 위상 비교 블락으로서, 상기 지연 제어 신호는 상기 기준 클락 신호에 대한 상기 내부 클락 신호의 위상 비교의 결과에 따라 조절되는 레벨을 가지는 상기 위상 비교 블락을 구비하며,
    상기 지연 회로는
    수신단을 통하여 수신되는 단위 입력 신호를 지연하여, 제공단을 통해 단위 출력 신호로 제공하도록 구동되는 적어도 하나의 선택 지연 소자로서, 상기 단위 입력 신호는 상기 회로 입력 신호에 연동되며, 상기 회로 출력 신호는 상기 단위 출력 신호에 연동되는 상기 적어도 하나의 선택 지연 소자를 구비하며,
    상기 적어도 하나의 선택 지연 소자는
    상기 수신단과 상기 제공단 사이에 형성되며, 상기 단위 입력 신호를 제1 응답 속도로 지연 응답하여, 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제1 지연 응답부;
    상기 수신단과 상기 제공단 사이에 상기 제1 지연 응답부와 병렬로 형성되며, 상기 단위 입력 신호를 상기 제1 응답 속도보다 빠른 제2 응답 속도로 지연 응답하여 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 제2 지연 응답부로서, 지연 선택 신호에 응답하여 인에이블되는 상기 제2 지연 응답부; 및
    지연 트랜지스터와 지연 캐패시터를 포함하며, 상기 제공단의 전하를 축전하는 지연 축전부로서, 상기 지연 트랜지스터는 지연 제어 신호의 전압 레벨에 따른 컨덕턴스로 도통되어 상기 지연 캐패시터를 상기 제공단에 전기적으로 연결하도록 구동되며, 상기 지연 캐패시터는 일측단자가 상기 지연 트랜지스터를 통하여 상기 제공단에 전기적으로 연결되는 상기 지연 축전부를 구비하며,
    상기 동기 루프는
    상기 지연 선택 신호를 발생하는 선택 발생 블락을 더 구비하며,
    상기 선택 발생 블락은
    상기 지연 제어 신호의 전압 레벨을 기준 전압과 비교하여 비교 신호로 발생하는 비교부;
    상기 비교 신호의 일방향 천이에 응답하여 발생되는 응답 펄스를 제공하는 일방향 응답부; 및
    상기 응답 펄스의 발생에 따라 상기 지연 선택 신호의 논리 상태를 천이하여 래치하는 천이 래치부를 구비하는 것을 특징으로 하는 동기 루프.
  5. 제4 항에 있어서, 상기 제2 지연 응답부는
    상기 지연 선택 신호에 응답하여 상기 단위 입력 신호를 전송하도록 구동되는 스위칭 수단; 및
    상기 스위칭 수단을 통하여 전송되는 상기 단위 입력 신호를 상기 제2 응답 속도로 지연 응답하여 상기 제공단에 상기 단위 출력 신호가 발생하도록 구동되는 지연 응답 수단을 구비하는 것을 특징으로 하는 동기 루프.
  6. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090245B1 (ko) 2018-10-18 2020-03-17 연세대학교 산학협력단 높은 자유도를 갖는 시간 지연 회로
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005318507A (ja) * 2004-04-30 2005-11-10 Hynix Semiconductor Inc 遅延固定ループ回路
KR20080011834A (ko) * 2006-07-31 2008-02-11 삼성전자주식회사 지연 동기 루프 회로 및 클럭 신호 발생 방법
KR20110060485A (ko) * 2009-11-30 2011-06-08 삼성전자주식회사 지연 고정 루프 회로 및 이를 구비하는 반도체 장치
KR20150100481A (ko) * 2014-02-24 2015-09-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 지연 라인 유닛을 갖는 지연 라인 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090009557A (ko) * 2007-07-20 2009-01-23 엠텍비젼 주식회사 가변 지연 회로 및 방법
KR101633860B1 (ko) * 2010-04-13 2016-06-27 삼성전자주식회사 지연 고정 루프 회로 및 이를 구비하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005318507A (ja) * 2004-04-30 2005-11-10 Hynix Semiconductor Inc 遅延固定ループ回路
KR20080011834A (ko) * 2006-07-31 2008-02-11 삼성전자주식회사 지연 동기 루프 회로 및 클럭 신호 발생 방법
KR20110060485A (ko) * 2009-11-30 2011-06-08 삼성전자주식회사 지연 고정 루프 회로 및 이를 구비하는 반도체 장치
KR20150100481A (ko) * 2014-02-24 2015-09-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 지연 라인 유닛을 갖는 지연 라인 회로

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