KR20090009557A - 가변 지연 회로 및 방법 - Google Patents

가변 지연 회로 및 방법 Download PDF

Info

Publication number
KR20090009557A
KR20090009557A KR1020070072945A KR20070072945A KR20090009557A KR 20090009557 A KR20090009557 A KR 20090009557A KR 1020070072945 A KR1020070072945 A KR 1020070072945A KR 20070072945 A KR20070072945 A KR 20070072945A KR 20090009557 A KR20090009557 A KR 20090009557A
Authority
KR
South Korea
Prior art keywords
delay
unit
variable
capacitor
turned
Prior art date
Application number
KR1020070072945A
Other languages
English (en)
Inventor
손장섭
Original Assignee
엠텍비젼 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠텍비젼 주식회사 filed Critical 엠텍비젼 주식회사
Priority to KR1020070072945A priority Critical patent/KR20090009557A/ko
Publication of KR20090009557A publication Critical patent/KR20090009557A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H03K2005/0011—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a separate time interval to calibrate the delay

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

가변 지연 회로 및 방법이 개시된다. 가변 지연 회로는 제어신호에 따라 입력신호를 소정의 시간단위로 지연반전시켜 출력하는 지연부; 및 지연부로부터 입력되는 출력 신호의 슬루율(slew rate)을 증가시켜 출력하는 버퍼부를 포함하되, 지연부가 중첩적으로 연결되어 버퍼부에 입력되는 신호의 위상이 비반전(non-inverting)인 것을 특징으로 하는 가변 지연 회로가 제공된다. 본 발명에 따르면, 지연 시간 제어 회로의 경로를 단일화하여, 경로에서 발생할 수 있는 지연의 오차를 최소화한다는 장점이 있다.
Figure P1020070072945
가변, 지연, 클럭

Description

가변 지연 회로 및 방법 {Variable delay circuit and method for controlling delay time}
본 발명은 가변 지연 회로 및 그 방법에 관한 것으로서, 보다 상세하게는 지연되는 시간간의 차이를 보정하기 위한 가변 지연 회로 및 방법에 관한 것이다.
일반적으로 데이터가 여러 경로를 거치면서 시간 지연(time delay)이 발생할 수 있다. 그러나, 회로에 주로 사용되는 인버터(inverter), 모스 커패시터(MOS capacitor) 등은 회로에 구현이 된 후, 임의로 저항 및 커패시턴스를 변경할 수 없다는 문제점이 있다. 따라서, 시간 지연을 보정할 수 있는 가변 지연 회로가 필요하다.
종래 기술의 가변 지연 회로에는 시간 지연이 다양한 여러 경로가 병렬로 포함되어 있다. 그리고, 시간 지연에 따라 경로가 선택되어 시간 지연이 보정되고 있다.
그러나, 이러한 경로의 다양화는 여러 데이터 또는 클럭 간의 시간 오차를 야기시킨다는 문제점이 잇다.
또한, 온도 및 공급 전원 등이 다양하게 변경될 수 있는 상황에서는 경로간의 다양한 특성이 문제시 되어, 시간 지연의 차이가 다양하게 발생하여 지연 시간을 효율적으로 제어할 수 없다는 문제점이 있다.
또한, 이러한 종래 기술의 가변 지연 회로를 사용하는 경우 클럭 상에 지터(jitter)의 증가 및 듀티(duty, 클럭상에서 소정의 파형이 유지되어야 하는 시간 또는 비율)의 악화를 초래한다는 문제점이 있다.
도1은 종래 기술의 가변 지연 회로를 설명하기 위한 도면이다.
도1을 참조하면, 종래 기술의 가변 지연 회로는 복수개의 인버터(inverter)(110, 111, 140), 모스 커패시터(MOS capacitor)(130, 131)로서 구성된다.
일반적으로 지연 경로는 인버터 및 모스 커패시터로 구성된다. 이때, 지연 되는 시간의 시정수는 인버터의 턴온 저항(turn-on resistance)과 모스 커패시터(MOS capacitor)의 게이트 커패시턴스(gate capacitance)의 곱에 의해 결정된다.
여기서, 턴온 저항은 딥 트라이오드 (deep triode) 영역에서의 저항일 수 있다. 턴온 저항은 당업자에게 공지된 사항이므로 본 명세서에서 상세한 설명은 생략한다.
이하, 발명의 명확한 이해와 설명의 편의를 도모하기 위해 '지연'은 '딜레이'라 칭한다.
도1에 도시된 종래 기술의 가변 지연 회로는 딜레이 경로가 2개 인 경우를 가정하였다. 그리고, 제어신호에 따라 트랜스미션 게이트(transmission gate)(130, 131)가 동작되어 상단의 경로(101) 또는 하단의 경로(102)가 선택되는 것으로 가정하였다.
예를 들어, 하단의 경로(102)는 딜레이가 큰 경로 일 수 있다. 보다 상세하게는, 하단의 경로(102)는 제1 인버터(111)와 제1 모스 커패스터(120)를 포함한다. 이 경우, 딜레이되는 시간은 제1 인버터(111)의 P모스(P-MOS) MP1과 N모스(N-MOS) MN1의 턴온 저항과 제1 커패시터(120)의 MPC1 및 MNC1의 게이터 커패시턴스의 곱으로 결정된다.
예를 들어, 상단의 경로(101)는 딜레이가 매우 작은 경로 일 수 있다. 보다 상세하게는, 제2 인버터(110)의 P모스 MP2과 N모스 MN2의 턴온 저항이 매우 작을 수 있다.
도1의 제3 인버터(140)는 누워 있는 신호를 세워주기 위한 버퍼 역할을 한다. 보다 상세하게는, 신호의 슬롭(slope) 혹은 슬루율(slew rate)를 높여주는 역할을 할 수 있다. 또한, 신호의 상승/하강 시간(rising/falling time)을 줄이는 역할을 할 수 있다.
종래의 기술에 따른 도1의 가변 지연 회로는 다양한 딜레이를 보정하기 위하여 신호의 전달경로를 선택적으로 달리한다. 그러나, 경로의 이원화로 인하여 2차적으로 클럭(clock) 상에서 오차가 발생한다는 문제점이 있다.
또한, 이러한 경로의 이원화는 프로세스(Process), 전압(voltage) 및 온 도(temperature)가 변화하는 시점(corner)에서 다양한 딜레이를 초래하여 딜레이간의 차이를 보정하기 어렵다는 문제점이 있다.
이하, 보다 상세하게 설명한다.
회로 또는 칩(chip)을 구현하고자 할 때 이론적으로 설계된 값을 스펙(spec)이라 하자. 일반적으로 회로 또는 칩이 실제 구현되어 동작하는 경우, 상술한 스펙과 차이가 있다. 이 경우, 허용범위가 문제된다.
프로세서 코너(Process corner)는 실제 구현된 회로(또는 칩)상에서 스펙과 비교하여 동작하는 속도의 차이가 있는 경우의 허용범위이다. 일반적으로 정상(typical) 상태, 느림(slow) 상태 또는 빠름(fast) 상태가 있다.
전압 코너(Voltage corner)는 스펙에서 고려한 공급전압과 실제 구현된 회로(또는 칩)상에서 실질적으로 공급되는 전압간의 차이가 있는 경우의 허용범위이다.
온도 코너(temperature corner)는 회로(또는 칩)이 동작하는 환경에서, 스펙에서 고려한 온도와 실제 구현된 회로(또는 칩)이 동작하는 환경에서의 온도의 차이가 있는 경우의 허용범위이다.
이하, 발명의 이해와 설명의 편의를 도모하기 위하여 프로세서 코너(Process corner), 전압 코너(Voltage corner) 및 온도 코너(temperature corner)를 통틀어 'PVT 코너'라 칭한다. 또한, 프로세서 (Process), 전압(Voltage) 및 온도(temperature)를 통틀어 'PVT'라 칭한다.
종래 기술의 가변 지연 회로(100)를 참조하면, 딜레이를 다르게 하기 위하여 각각의 경로(예를 들어, 상단의 경로(101)와 하단의 경로(102))상에 포함되는 인버터 및 커패시터는 다른 특성을 가지고 있다. 보다 상세하게는 인버터 및 커패시터를 구성하는 P모스 및 N모스가 다른 특성을 가지고 있다.
따라서, PVT 변화가 있는 경우, 각각 다른 특성을 가지는 P모스 및 N모스가 각각 다르게 특성이 변화한다는 문제점이 있다.
이하, 공급 전압(Vdd)가 변화한다고 가정하자.
일반적으로 일반적으로 MOS의 턴온 저항은 반비례관계로 변화한다. 여기서, 도1에 포함되는 P모스 및 N모스의 임계 전압(threshold voltage) 및 이동도(mobility)등이 각각 다양한 점을 주목하자. 그러면, 공급 전압이 변화하는 경우 턴온 저항값의 변화에 따라 신호의 상승/하깅 타임(rising/falling time)이 상당히 달라질 수 있다. 따라서, 가변 지연 회로(100)가 클럭을 지연하기 위해 사용되는 경우 클럭의 공급전압 의존도(vdd dependeancy)가 매우 증가한다는 문제점이 있다. 즉, 가변 지연 회로가 출력하는 기준 클럭이 공급 전원의 변화에 따라 변화한다는 문제점이 있다.
이하, 프로세스가 변화한다고 가정하자.
일반적으로 프로세서가 변화하면 상승/하강 시간(rising/ralling time)의 오차는 클럭의 폭을 달라지게 하여 듀티(duty)를 나쁘게 만든다. 이하 상세히 설명한다. 클럭이 0과 1 간에서 변화한다고 가정하자. 프로세서가 변화하면 클럭의 0일때의 폭과 1일때의 폭이 달라질 수 있다. 특히, P모스 및 N모스가 정상 프로세서(typical process) 상태로 동작하는 중에서, P모스가 느림 상태, N모스가 빠름 상태로 변화는 경우 턴온 저항은 매우 크게 달라진다. 이 경우, 클럭의 폭(예를 들어, 0과 1일때의 각각의 폭)이 달라져서 듀티가 나빠진다. 듀티가 나쁜 클럭을 이용하여 데이터를 샘플링 하는 경우, 셋업 및 홀드 타임 마진(set up and hold time margine)이 나쁘므로 가변 지연회로가 사용되는 시스템의 오류를 유발 할 수 있다는 문제점이 있다.
여기서 셋엇 타임(set up time)에 대해서 간략히 설명한다. 일반적으로 데이터나 인에이블 입력(enable input)을 통하여 레지스터를 피드하는 데이터는 클럭핀에 레지스터의 클럭 시그널이 도달하기 전에 입력핀에 도착하여야 한다. 셋엇 타임은 액티브 클럭 에지(edge)전에 이 데이터가 도착해야 하는 최소한의 시간의 길이다. 이 부분은 당업자에게 공지된 기술이므로, 본 발명의 요지를 명확하게 하기 위하여 상세한 설명은 생략한다.
지금까지 도1을 참조하여 종래 기술의 가변 지연 회로(100)을 설명하였다.
본 발명의 목적은 지연 시간 제어 회로의 경로를 단일화하여, 경로에서 발생할 수 있는 지연의 오차를 최소화하는 가변 지연 회로 및 방법을 제안하는 것이다.
또한, 본 발명의 다른 목적은 지연 경로의 공급전압 의존도를 최소화하여 클럭 지연상에서 지터(jitter, 파형의 순간 일그러짐)를 최소화하는 가변 지연 회로 및 방법을 제안하는 것이다.
또한, 본 발명의 또 다른 목적은 효율적인 지연 시간 제어를 통해 본 발명에 따른 시간 지연 회로가 적용되는 시스템의 에러를 최소화하는 가변 지연 회로 및 방법을 제안하는 것이다.
본 발명의 또 다른 목적들은 이하의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면 지연 시간을 제어하는 가변 지연 회로에 있어서, 제어신호에 따라 입력신호를 소정의 시간단위로 지연반전시켜 출력하는 지연부; 및 상기 지연부로부터 입력되는 출력 신호의 슬루율(slew rate)을 증가시켜 출력하는 버퍼부를 포함하되, 상기 지연부가 중첩적으로 연결되어 상기 버퍼부에 입력되는 신호의 위상이 비반전(non-inverting)인 것을 특징으로 하는 가변 지연 회로가 제공된다.
상기 지연부는 입력 신호를 반전(inverting)시켜 출력하는 인버터; 상기 제어신호에 따라 소정의 저항값으로 설정되는 가변저항부; 및 상기 제어신호에 따라 소정의 커패시턴스(Capacitance)로 설정되는 가변커패시터부를 포함하여 구성될 수 있다.
상기 지연부는 상기 가변저항부의 제1단이 상기 인버터의 출력단과 연결되고, 상기 커패시터부의 제2단은 상기 지연 시간 제어 회로의 그라운드(ground)와 연결되고, 상기 커패시터부의 제1단과 상기 가변저항부의 제2단이 연결되어 출력단 을 구성할 수 있다.
상기 가변저항부는 소정의 저항 및 상기 제어신호에 따라 온오프(on-off)가 되는 트랜스미션게이트(transmission gate)가 병렬로 연결되어 구성되되, 상기 트랜스미션게이트가 턴온(turn-on)된 경우 상기 가변저항부의 저항값이 0으로 근사화할 수 있다.
상기 가변커패시터부는 상기 가변저항부의 제2 단과 제1 단이 연결되는 소정의 커패시터; 및 상기 커패시터의 제2단과 상기 지연 시간 제어 회로의 그라운드를 연결하고, 상기 제어신호의 입력에 따라 온오프되는 N모스(N-MOS) 트랜지스터를 포함하되, 상기 N모스 트랜지스터가 턴온된 경우, 상기 가변 커패시터부의 커패시턴스가 0으로 근사화될 수 있다.
상기 트랜스미션게이트가 턴오프(turn-off)되고, 상기 N모스 트랜지스터가 턴오프된 경우, 제1 지연부의 시간지연은 수학식
Figure 112007052824170-PAT00001
을 이용하여 근사화되어 산출될 수 있다.
여기서,
Figure 112007052824170-PAT00002
는 시상수이고,
Figure 112007052824170-PAT00003
은 가변저항부에 포함된 저항의 저항값이고,
Figure 112007052824170-PAT00004
는 가변커패시터부에 포함된 커패시터의 커패시턴스이다.
상기 트랜스미션게이트가 턴온되고, 상기 N모스 트랜지스터가 턴온된 경우, 제1 지연부의 시간지연은 0으로 근사화될 수 잇다.
상기 버퍼부는 복수개의 인버터가 중첩연결되어 구성되되, 상기 버퍼부 출력의 위상이 비반전일 수 있다.
본 발명의 다른 측면에 의하면, 가변 지연 회로의 지연 시간을 조절 하는 방법에 있어서, (a) 제어신호에 따라 입력신호를 소정의 시간단위로 지연반전시켜 출력하는 단계; 및 (b) 상기 지연반전되어 출력되는 신호의 슬루율(slew rate)을 증가시켜 출력하는 단계를 포함하되, 상기 (a)단계가 N(단, N은 자연수)번 반복 수행되어 상기(b)단계에 입력되는 신호의 위상이 비반전일 수 있다.
상기 (a)단계가 2M(단, M은 자연수)번 반복 수행될 수 있다.
본 발명에 의한 가변 지연 회로 및 방법은 지연 시간 제어 회로의 경로를 단일화하여, 경로에서 발생할 수 있는 지연의 오차를 최소화하는 장점이 있다.
또한, 본 발명은 지연 경로의 공급전압 의존도를 최소화하여 클럭 지연상에서 지터(jitter, 파형의 순간 일그러짐)를 최소화하는 장점이 있다.
또한, 본 발명은 효율적인 지연 시간 제어를 통해 본 발명에 따른 시간 지연 회로가 적용되는 시스템의 에러를 최소화하는 장점이 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발 명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도2는 본 발명의 실시예에 따른 가변 지연 회로의 구성을 간략히 예시한 도면이다.
도2를 참조하면, 본 발명의 실시예에 따른 가변 지연 회로는 제1 지연부(201), 제2 지연부(202) 및 버퍼부(203)를 포함할 수 있다.
여기서, 제1 지연부(201)와 제2 지연부(202)는 동일 또는 극히 유사한 구조 를 가진다.
먼저, 버퍼부(203)에 대해서 설명한다.
버퍼부(203)는 누워있는 신호를 세워주는 역할을 한다. 보다 상세하게는, 도1의 제3 인버터(140)과 같이, 신호의 슬롭(slope) 혹은 슬루율(slew rate)를 높여주는 역할을 할 수 있다. 또한, 신호의 상승/하강 시간(rising/falling time)을 줄이는 역할을 할 수 있다.
본 발명의 실시예에 따르면, 버퍼부(203)는 동일하거나 극히 유사한 인버터가 2개가 직렬로 연결되어 구성될 수 있다. 도2를 참조하면 버퍼부(203)는 제3 인버터(231)와 제4 인버터(232)가 직렬로 연결되어 구성될 수 있다.
인버터는 기본적으로 버퍼 역할을 하며, 누워 있는 신호를 세워주는 역할을 한다. 보다 상세하게는, 도1의 제3 인버터(140)에서 설명한 바와 같이, 신호의 슬롭(slope) 혹은 슬루율(slew rate)를 높여주는 역할을 할 수 있다. 또한, 신호의 상승/하강 시간(rising/falling time)을 줄이는 역할을 할 수 있다.
그러나, 인버터는 입력되는 신호를 반전(inverting)시켜 출력한다. 따라서, 본 발명의 실시예에 따르면, 제3 인버터(231)와 제4 인버터(232)가 각각 반전하여 입력신호와 비교하여 비반전(non-inverting)된 신호를 출력한다.
이하, 제1 지연부(201) 및 제2 지연부(202)에 대해서 설명한다.
본 발명의 실시예에 따른 가변 지연 회로(200)는 동일 또는 극히 유사한 지연부(즉, 제1 지연부(201) 및 제2 지연부(202))가 중첩되어 구성된다. 그리고, 도1의 종래의 가변 지연 회로(100)에 대조적으로, 지연 경로는 하나이다. 따라서, 본 발명의 실시예에 따른 가변 지연 회로(200)는 딜레이간의 오차를 최소화 할 수 있다는 장점이 있다.
도2에는 지연부가 2개 중첩되어 구성되어 있는 것으로 예시하였으나, 가변 지연 회로가 적용되는 환경에 따라 다양한 개수로 중첩되어 적용될 수 있음은 당업자에게 자명하다.
이하, 본 발명의 이해와 설명의 편의를 위해 지연부가 2개 중첩되어 가변 지연 회로가 구성되는 것으로 설명하나, 본 발명이 이에 한정되지 아니함은 당업자에게 자명하다.
이하, 제1 지연부(201)를 중심으로 설명한다.
본 발명의 실시예에 따른 제1 지연부(201)는 ii 인버터(211), R저항(213), X0 트랜스미션 게이트(212), C1 커패시터(214) 및 N모스(215)를 포함할 수 있다.
여기서, 발명의 이해와 설명의 편의를 도모하기 위하여, 이하 R저항(213) 및 X0 트랜스미션 게이트(212)를 가변저항부라 통칭한다. 또한, C1 커패시터(214) 및 N모스(215)를 가변커패시터부라 통칭한다.
이하, 가변저항부에 대해서 설명한다.
X0 트랜스미션 게이트(212)는 도1의 트랜스미션 게이트(130, 131)과 같이 제어신호에 따라 온오프(on-off)된다. 여기서, 도2에는 X0 트랜스미션 게이트(212)로 예시되어 있으나, 턴온되었을 때 소정의 저항값을 가지는 다양한 스위치로 구현될 수 있음은 당업자에게 자명하다.
도2를 참조하면, X0 트랜스미션 게이트(212)는 on 제어신호는 P모스의 게이트에 연결되어 있다. 그리고, on 제어신호가 반전된 onb 제어신호는 N모스의 게이트에 연결되어 있다.
보다 상세하게는, on 제어신호가 활성화되면(즉, on 제어신호가 고전압이면) P모스는 턴오프된다. 그리고, onb 제어신호는 비활성화(즉, onb 제어신호는 저전압)되어, N모스는 턴오프된다. 그역의 경우도 마찬가지이다.
X0 트랜스미션 게이트(212)가 턴오프(turn-off)된 경우, 지연 경로상에서 ii 인버터(211)와 C1 커패시터(214)간에는 R저항(213)만 존재하게 된다.
X0 트랜스미션 게이트(212)가 턴온(turn-on)된 경우, 지연 경로상에서 ii 인버터(211)와 C1 커패시터(214)간에는 R저항(213)과 병렬로 X0 트랜스미션 게이트(212)의 턴온 저항이 존재하게 된다. 이 때, 턴온 저항이 매우 적은 경우, R저항(213)과 병렬 연결된 것을 고려할 때, 제1 지연부의 전체 저항은 0으로 근사화 할 수 있다. 즉, 제어신호의 입력에 따라 가변저항부의 저항값은 R 또는 0으로 근사화할 수 있다. 이 부분에 대해서는 이후 도3 내지 도4를 참조하여 상세히 설명한다.
이하, 가변커패시터부에 대해서 설명한다.
N모스(215)는 제어신호의 입력에 따라 온오프될 수 있다.
보다 상세하게는, 본 발명의 실시예에 따르면 N모스(215)의 게이트에 on 제어신호가 입력된다. 즉, on 제어신호가 활성화(즉, on 제어신호가 고전압)이면, N 모스는 턴온된다. 이 경우, 가변 저항부에서는 상술한 바와 같이 X0 트랜스미션 게이트(212)는 턴오프된다. 따라서, 본 발명의 실시예에 따르면 X0 트랜스미션 게이트(212)와 N모스(215)는 반대로 온오프될 수 있다.
N모스(215)가 턴온된 경우, C1 커패시터(214)와 가변 지연 회로의 그라운드(ground)를 연결하는 턴온 저항역할을 할 수 있다. 이 경우, 턴온 저항은 R 저항(213)의 저항값에 비하여 극히 소량이다. 따라서 N모스(215)의 턴온저항값은 0으로 근사화할 수 있다.
N모스(215)가 턴오프 된 경우, N모스(215)의 게이트(gate)에 기생 커패시터가 생성될 수 있다. 즉, C1 커패시터(215)에 직렬 연결된 기생 커패시터의 역할을 할 수 있다. 이 경우, 기생 커패시터의 커패시턴스(capacitance)는 C1 커패시터(215)의 커패시턴스 값에 비하면 매우 소량이다. 따라서, C1 커패시터(215)와 기생 커패시터의 커패시턴스 총합은 0으로 근사화할 수 있다. 즉, 제어신호의 입력에 따라 가변커패시터의 커패시턴스는 C1 또는 0으로 근사화할 수 있다.
N모스(215)가 온오프 되는 경우는 이후 도3 및 도4를 참조하여 상세히 설명한다.
지금까지, 본 발명의 실시예에 따른 가변 지연 회로(200)에서 제1 지연부(201)를 중심으로 설명하였다. 보다 상세하게는, 제어신호의 입력에 따라 가변저항부의 저항값 및 가변커패시터의 커패시턴스값이 소정의 값으로 근사화될 수 있음 을 설명하였다.
본 발명의 싱시예에 따른 제2 지연부(202)는 제1 지연부(201)과 동일하거나 극히 유사하므로, 상세한 설명은 생략한다.
이하, 도3 및 도4를 참조하여, 트랜스미션 게이트(212, 222) 및 N모스(215, 225)가 턴온 또는 턴오프되는 경우에 있어서 딜레이를 상세히 계산하여 설명한다.
도3은 본 발명의 실시예에 따른 가변 지연 회로에 있어서 제어신호의 입력에 따라 딜레이가 없는 경우를 설명하기 위한 도면이다. 보다 상세하게는, 제어신호에 따라 트랜스미션 게이트(212, 222)이 턴온(turn on)되고, N모스(215, 225)가 턴오프(turn off)되는 경우를 설명하기 위한 도면이다.
이하, 도2를 참조하여 설명한 부분과 중복되는 설명은 발명의 요지를 명확히 하고 설명의 편의를 도모하기 위하여 생략한다.
제어신호의 입력에 따라 트랜스미션 게이트(212, 222)가 턴온된 경우, 트랜스미션 게이트(212, 222)는 턴온저항으로 근사화 할 수 있음은 도2을 참조하여 설명하였다. 따라서, 도3에는 트랜스미션 게이트(212, 222)가 턴온된 경우를 가정하여 소정의 턴온저항 R0N.X0(312) 및 R0N,X1(322)가 예시되어 있다.
또한, 제어신호의 입력에 따라 N모스(215, 225)가 턴오프된 경우 소정의 기생 커패시터로 근사화할 수 있음을 도2를 참조하여 설명하였다. 따라서, 도3에는 N모스(215, 225)가 턴온된 경우를 가정하여 소정의 기생커패시터 Cg.M1(315) 및 Cg.M2(325)가 예시되어 있다.
도3에 예시된 가변 지연 회로의 딜레이는 하기의 수학식 1를 이용하여 산출할 수 있다.
[수학식 1]
Figure 112007052824170-PAT00005
여기서,
Figure 112007052824170-PAT00006
는 딜레이의 시정수이다.
그리고,
Figure 112007052824170-PAT00007
는 제1 지연부(201)에서 지연되는 딜레이의 시정수에 해당하는 부분이다.
또한,
Figure 112007052824170-PAT00008
는 제2 지연부(202)에서 지연되는 딜레이 성분의 시정수에 해당하는 부분이다.
수학식 1을 참조하면, 턴온저항 R0N.X0(312) 및 R0N,X1(322)은 저항값 R(213) 및 R0(213)에 비하여 충분히 작게 설정될 수 있다. 이 경우,
Figure 112007052824170-PAT00009
및
Figure 112007052824170-PAT00010
은 0으로 근사화 할 수 있다.
또한, 기생커패시터의 커패시턴스값 Cg.M1(315) 및 Cg.M2(325)은 커패시터 C1 (214) 및 C2(224)의 커패시턴스보다 충분히 작게 설정될 수 있다. 이 경우,
Figure 112007052824170-PAT00011
및
Figure 112007052824170-PAT00012
은 0으로 근사화 할 수 있다.
따라서 수학식 1을 참조하면,
Figure 112007052824170-PAT00013
는 0으로 근사화될 수 있다. 이 경우, 딜레이가 없거나 극히 작을 수 있음은 당업자에게 자명하다.
여기서, 발명의 이해와 설명의 편의를 도모하기 위하여, 수학식 1에서
Figure 112007052824170-PAT00014
,
Figure 112007052824170-PAT00015
,
Figure 112007052824170-PAT00016
및
Figure 112007052824170-PAT00017
이 0으로 근사화되는 것으로 설명하였다. 그러나, 턴온저항 R0N.X0(312), R0N,X1(322), Cg.M1(315) 및 Cg.M2(325)의 값이 충분히 작고, 수학식 1의 결과값이 2RC보다 충분히 작을 경우, 본 발명의 실시예에 따른 가변 지연 회로의 소정의 목적이 달성될 수 있음은 당업자에게 자명하다.
지금까지 도3을 참조하여 본 발명의 실시예에 따른 가변 지연 회로에서 딜레이가 없는 경우를 설명하였다. 이하. 도4를 참조하여 본 발명의 실시예에 따른 가변 지연 회로에서 딜레이가 있는 경우를 설명한다.
도4는 본 발명의 실시예에 따른 가변 지연 회로에서 딜레이가 있는 경우를 설명하기 위한 도면이다. 보다 상세하게는, 제어신호에 따라 트랜스미션 게이트(212, 222)이 턴오프(turn off)되고, N모스(215, 225)가 턴온(turn on)되는 경우를 설명하기 위한 도면이다.
이하, 도2 및 도3을 참조하여 설명한 부분과 중복된 설명은 발명의 요지를 명확히 하고 설명의 편의를 도모하기 위하여 생략한다.
제어신호의 입력에 따라 N모스(215, 225)가 턴온된 경우, 소정의 턴온저항값으로 근사화할 수 있음을 도2를 참조하여 설명하였다. 따라서, 도4에는 N모스(215, 225)가 턴온된 경우를 가정하여 턴온저항 R0N.M1(415) 및 R0N,M2(425)가 예시되어 있다.
도4에 예시된 가변 지연 회로의 딜레이는 하기의 수학식 2를 이용하여 산출할 수 있다.
[수학식 2]
Figure 112007052824170-PAT00018
여기서,
Figure 112007052824170-PAT00019
는 딜레이의 시정수이다.
그리고,
Figure 112007052824170-PAT00020
는 제1 지연부(201)에서 지연되는 딜레이의 시정수에 해당하는 부분이다.
또한,
Figure 112007052824170-PAT00021
는 제2 지연부(202)에서 지연되는 딜레이 성분의 시정수에 해당하는 부분이다.
여기서, RON.ii 및 RON.iib는 ii 인버터(211) 및 iib 인버터(221)의 턴온 저항값이다.
여기서, Cg.iib는 제1 지연부(201)에 영향을 주는 iib 인버터(221)의 커패시턴 스값이다. 마찬가지로 Cg.db는 제2 지연부(202)에 영향을 주는 유 인버터(231)의 커패시턴스 값이다.
여기서, 본 발명의 실시예에 따른 가변 지연 회로(100)는 동일 또는 극히 유사한 지연부가 중첩된다. 예를 들어 제1 지연부(201)와 제2 지연부(202)가 동일하게 구성될 수 있다.
즉, 하기의 조건을 가정할 수 있다.
[조 건]
Figure 112007052824170-PAT00022
상기의 조건을 참조하여 수학식 2를 정리하면 하기의 수학식 3으로 정리할 수 있다.
[수학식 3]
Figure 112007052824170-PAT00023
여기서, 도3을 참조하여 설명한 가정과 마찬가지로, RON.ii 및 RON.M1은 저항 R보다 매우 작다고 가정할 수 있다. 또한, Cg.iib도 C1보다 매우 작다고 가정할 수 있다.
이 경우,
Figure 112007052824170-PAT00024
는 2RC로 근사화할 수 있다.
따라서, 본 발명의 실시예에 따르면 도4에 예시된 회로상에서 지연되는 딜레 이의 시정수는 2RC로 근사화할 수 있다.
여기서, 도4에는 저항 R(213) 및 R0(223)이 수동 소자로 예시되어 있다. 저항이 수동소자인 경우, 공급전압(Vdd)에 무관하므로, 공급전압의 변화에 따른 변화가 없게 된다. 따라서, 본 발명의 실시예에 따른 가변 지연 회로에 의하면 지터(jitter)가 덜 발생하며, 듀티 에러(duty error)를 최소화할 수 있다. 여기서, 듀티(duty)는 클럭에서 소정의 파형이 최소한 유지되어야 하는 시간 또는 비율임을 앞서 설명하였다.
저항이 수동소자인 경우 면적이 일반적인 모스(MOS)보다 큰 것에 주목할 수 있다. 따라서, 본 발명의 다른 실시예에 의하면 저항 R(213) 및 R0(223)이 P모스 및 N모스의 병렬 저항 형태로 구성될 수 있다. 이 경우, 저항 저항 R(213) 및 R0(223)에서 공급전압에 대한 의존도가 다소 발생하지만, 종래 기술에 비하여 의존도가 많이 낮춰짐을 알 수 있다.
또한, 수동소자인 C1(214) 및 C2(224)가 모스(MOS)로 구성된 커패시터보다 면적 소모가 큰 점에 주목할 수 있다. 따라서, 본 발명의 다른 실시예에 의하면 C1(214) 및 C2(224)는 모스(MOS)로 구성된 커패시터일 수 있다. 이 때, P모스 스위치가 더 필요할 수 있다. 이 경우, PVT 변화에 따른 약간의 프로세스 변화를 가지게 되나 극히 적은 양이어서 무시할 수 있다.
지금까지 도4를 참조하여 본 발명의 실시예에 따른 가변 지연 회로에서 지연 되는 딜레이의 시정수를 계산하였다.
이하, 도2 내지 도4를 참조하여 본 발명의 실시예에 따른 가변 지연회로의 동작을 설명한다.
다시 도2를 참조하면, 본 발명의 실시예에 따른 가변 지연 회로는 동일 또는 극히 유사한 지연부(예를 들어, 제1 지연부(201) 및 제2 지연부(202))가 중첩적으로 직렬 연결되어 구성될 수 있다.
이 경우, 제1 지연부(201)에서 입력신호가 지연반전되므로, 제2 지연부(202)에서 다시 지연반전되어 입력신호와 비반전된 신호를 출력함을 알 수 있다.
또한, 제1 지연부(201)에서 입력신호를 지연반전하는 과정에서 로직 임계값(logic threshold)이 변경될 수 있다. 여기서, 로직 임계값은 공급전압의 반(즉, Vdd/2)의 크기로서, 파형이 하이(high) 또는 로우(low)로 분류되는 기준점이 된다.
예를 들어, 본 발명의 실시예에 따른 가변 지연 회로가 기준 클럭에 사용된다고 가정하자. 제1 지연부(201)에서 로직 임계값이 낮춰질 수 있다. 즉, Vdd/2의 값이 낮춰질 수 있다. 이 경우, 기준 클럭이 하이(high)인 경우와 로우(low)인 경우의 폭이 달라질 수 있다. 이 경우, 듀티(duty)가 나빠질 수 있다.
본 발명의 실시예에 따르면, 동일 또는 극히 유사한 지연부가 중첩이 된다. 보다 상세하게는 제1 지연부(201)에서 로직 임계값이 낮춰진다고 가정하자. 그렇다면, 제2 지연부(202)는 제1 지연부(201)와 동일 또는 극히 유사한 구조를 가지므로, 제2 지연부(202)에서도 입력신호를 지연하는 과정에서 로직 임계값이 낮춰질 수 있다.
그러나, 제1 지연부(201)에서 입력 신호를 반전(inverting)시켜 출력한다. 따라서, 제2 지연부(202)는 반전된 신호를 입력받는다. 즉, 실질적으로는 제2 지연부(202)는 로직 임계값이 높여진 신호를 입력받는다. 따라서, 제2 지연부(202)는 로직 임계값이 높여진 신호를 지연시키면서 로짐 임계값을 낮춘다.
따라서, 본 발명의 실시예에 따르면 지연부가 중첩되어 연결됨으로써, 오차를 서로 상쇄시키는 효과가 있다.
또한, 제2 지연부(202)는 반전된 신호를 입력받아 지연반전하므로, 최종적으로는 비반전(non-inverting)된 신호를 출력할 수 있음은 앞서 설명하였다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도1은 종래의 가변 지연 회로를 설명하기 위한 도면.
도2는 본 발명의 실시예에 따른 가변 지연 회로의 구성을 간략히 예시한 도면.
도3은 본 발명의 실시예에 따른 가변 지연 회로에 있어서 제어신호의 입력에 따라 딜레이가 없는 경우를 설명하기 위한 도면.
도4는 본 발명의 실시예에 따른 가변 지연 회로에서 딜레이가 있는 경우를 설명하기 위한 도면.

Claims (10)

  1. 지연 시간을 제어하는 가변 지연 회로에 있어서,
    제어신호에 따라 입력신호를 소정의 시간단위로 지연반전시켜 출력하는 지연부; 및
    상기 지연부로부터 입력되는 출력 신호의 슬루율(slew rate)을 증가시켜 출력하는 버퍼부를 포함하되,
    상기 지연부가 중첩적으로 연결되어 상기 버퍼부에 입력되는 신호의 위상이 비반전(non-inverting)인 것을 특징으로 하는 가변 지연 회로.
  2. 제 1항에 있어서,
    상기 지연부는
    입력 신호를 반전(inverting)시켜 출력하는 인버터;
    상기 제어신호에 따라 소정의 저항값으로 설정되는 가변저항부; 및
    상기 제어신호에 따라 소정의 커패시턴스(Capacitance)로 설정되는 가변커패시터부를 포함하여 구성되는 되는 것을 특징으로 하는 가변 지연 회로.
  3. 제 2항에 있어서,
    상기 지연부는
    상기 가변저항부의 제1단이 상기 인버터의 출력단과 연결되고,
    상기 커패시터부의 제2단은 상기 지연 시간 제어 회로의 그라운드(ground)와 연결되고,
    상기 커패시터부의 제1단과 상기 가변저항부의 제2단이 연결되어 출력단을 구성하는 것을 특징으로 하는 가변 지연 회로.
  4. 제 3항에 있어서,
    상기 가변저항부는
    소정의 저항 및 상기 제어신호에 따라 온오프(on-off)가 되는 트랜스미션게이트(transmission gate)가 병렬로 연결되어 구성되되,
    상기 트랜스미션게이트가 턴온(turn-on)된 경우 상기 가변저항부의 저항값이 0으로 근사화 되는 것을 특징으로 하는 가변 지연 회로.
  5. 제 4항에 있어서,
    상기 가변커패시터부는
    상기 가변저항부의 제2 단과 제1 단이 연결되는 소정의 커패시터; 및
    상기 커패시터의 제2단과 상기 지연 시간 제어 회로의 그라운드를 연결하고, 상기 제어신호의 입력에 따라 온오프되는 N모스(N-MOS) 트랜지스터를 포함하되,
    상기 N모스 트랜지스터가 턴온된 경우, 상기 가변 커패시터부의 커패시턴스가 0으로 근사화되는 것을 특징으로 하는 가변 지연 회로.
  6. 제 5항에 있어서,
    상기 트랜스미션게이트가 턴오프(turn-off)되고, 상기 N모스 트랜지스터가 턴오프된 경우,
    제1 지연부의 시간지연은 수학식
    Figure 112007052824170-PAT00025
    을 이용하여 근사화되어 산출되는 것을 특징으로 하는 가변 지연 회로.
    여기서,
    Figure 112007052824170-PAT00026
    는 시상수이고,
    Figure 112007052824170-PAT00027
    은 가변저항부에 포함된 저항의 저항값이고,
    Figure 112007052824170-PAT00028
    는 가변커패시터부에 포함된 커패시터의 커패시턴스임.
  7. 제 5항에 있어서,
    상기 트랜스미션게이트가 턴온되고, 상기 N모스 트랜지스터가 턴온된 경우,
    제1 지연부의 시간지연은 0으로 근사화되는 것을 특징으로 하는 가변 지연 회로.
  8. 제 1항에 있어서,
    상기 버퍼부는 복수개의 인버터가 중첩연결되어 구성되되,
    상기 버퍼부 출력의 위상이 비반전(non-inverting)인 것을 특징으로 하는 가변 지연 회로.
  9. 가변 지연 회로의 지연 시간을 조절 하는 방법에 있어서,
    (a) 제어신호에 따라 입력신호를 소정의 시간단위로 지연반전시켜 출력하는 단계; 및
    (b) 상기 지연반전되어 출력되는 신호의 슬루율(slew rate)을 증가시켜 출력하는 단계를 포함하되,
    상기 (a)단계가 N(단, N은 자연수)번 반복 수행되어 상기(b)단계에 입력되는 신호의 위상이 비반전인 것을 특징으로 하는 가변 지연 방법.
  10. 제 9항에 있어서,
    상기 (a)단계가 2M(단, M은 자연수)번 반복 수행되는 것을 특징으로 하는 가변 지연 방법.
KR1020070072945A 2007-07-20 2007-07-20 가변 지연 회로 및 방법 KR20090009557A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070072945A KR20090009557A (ko) 2007-07-20 2007-07-20 가변 지연 회로 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070072945A KR20090009557A (ko) 2007-07-20 2007-07-20 가변 지연 회로 및 방법

Publications (1)

Publication Number Publication Date
KR20090009557A true KR20090009557A (ko) 2009-01-23

Family

ID=40489283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070072945A KR20090009557A (ko) 2007-07-20 2007-07-20 가변 지연 회로 및 방법

Country Status (1)

Country Link
KR (1) KR20090009557A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180060612A (ko) * 2016-11-29 2018-06-07 주식회사 티엘아이 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프
US11736097B2 (en) 2021-09-06 2023-08-22 Samsung Electronics Co., Ltd. Clock signal delay path unit and semiconductor memory device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180060612A (ko) * 2016-11-29 2018-06-07 주식회사 티엘아이 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프
US11736097B2 (en) 2021-09-06 2023-08-22 Samsung Electronics Co., Ltd. Clock signal delay path unit and semiconductor memory device including the same

Similar Documents

Publication Publication Date Title
US11003203B2 (en) Circuits for and methods of calibrating a circuit in an integrated circuit device
US7728641B2 (en) Apparatus and method for outputting data of semiconductor memory apparatus
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US7633329B2 (en) Single signal-to-differential signal converter and converting method
US9160403B2 (en) Signal transmission circuit, signal transmission system, and signal transmission method
US7652937B2 (en) Programmable linear receiver for digital data clock signals
US20090251189A1 (en) Multi-Phase Phase Interpolator
EP3980860B1 (en) Circuits for and methods of calibrating a circuit in an integrated circuit device
JP2011142382A (ja) プリエンファシス機能を含む出力回路と半導体装置
JPH0744437B2 (ja) 調整可能な時定数回路及び調整可能な遅延回路へのその応用
US7770139B2 (en) Design structure for a flexible multimode logic element for use in a configurable mixed-logic signal distribution path
US7429877B2 (en) Design structure for a flexible multimode logic element for use in a configurable mixed-logic signal distribution path
KR101050403B1 (ko) 지연라인
US20090015298A1 (en) Output buffer circuit
US7826279B2 (en) Programmable bias circuit architecture for a digital data/clock receiver
US7983362B2 (en) Programmable data sampling receiver for digital data signals
KR20030002305A (ko) 반도체 집적 회로
US20070046354A1 (en) Delay adjustment circuit and synchronous semiconductor device having the delay adjustment circuit
WO2007010837A1 (ja) 可変遅延回路、及び可変遅延回路の遅延調整方法
KR20090009557A (ko) 가변 지연 회로 및 방법
JP5618275B2 (ja) Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
CN110166042B (zh) 缓冲电路、时钟分频电路和半导体器件
US9887552B2 (en) Fine timing adjustment method
JP2009278555A (ja) 相補信号生成回路
US7550993B2 (en) Glitch reduced compensated circuits and methods for using such

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application