JP2009278555A - 相補信号生成回路 - Google Patents
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Abstract
【課題】 容量素子のみによるこれまでのスキュー調整方法よりもスキューの微調整を可能にした相補信号生成回路を提供する。
【解決手段】 本発明による相補信号生成回路は、複数のインバータ(901、904、905、906)を含む第1の信号伝達経路と、インバータ(901、907、908)と抵抗素子903を含む第2の伝達経路とを有する。
【選択図】 図1
【解決手段】 本発明による相補信号生成回路は、複数のインバータ(901、904、905、906)を含む第1の信号伝達経路と、インバータ(901、907、908)と抵抗素子903を含む第2の伝達経路とを有する。
【選択図】 図1
Description
本発明は相補信号生成回路に関する。
相補信号生成回路は1入力から位相が逆の2つの出力を生成する回路であり、トライステートバッファやフリップフロップなど、相補クロック信号により動作する回路の入力クロックを生成するために使用される。
図5に相補信号の適用例としてラッチ回路を示す。制御信号φ及び/φが相補信号であり、逆相動作する。以下では、信号のローレベルを”L”で、ハイレベルを”H”でそれぞれ表すことがある。
このラッチ回路は、制御信号φ=”L”(制御信号/φ=”H”)のときはインバータとして動作するが、制御信号φ=”H”(制御信号/φ=”L”)のときは入力INの情報を出力OUTに伝達せず、出力OUTのデータを保持する。このような回路では入力IN、出力OUTと制御信号φ、/φのタイミング関係が重要となる。すなわち、制御信号φ、/φが遷移するときには入力INは確定している必要があり(セットアップタイム)、また制御信号φ、/φが完全に遷移し終わるまでは入力信号INは保持しておく必要がある(ホールドタイム)。ここで制御信号φ、/φにスキュー差があると、セットアップタイム、ホールドタイムが増大するため、できるだけ制御信号φ、/φのスキュー差は小さいことが望ましい。スキューとは入力から出力までの伝達時間のことである。
特に、近年はシステムの高性能化のため高クロック周波数化が進められ、よりスキューの高精度化が求められている。例えばDDR(ダブルデータレート)型のSDRAM(クロック同期型ダイナミックランダムアクセスメモリ)ではデータ出力を外部クロックに同期させるためDLL(Delay-locked-loop)回路を用いている。
DLL回路は外部クロックを一定期間遅延させて出力する回路であり、DLL回路の相補の出力信号をラッチ回路の制御クロック信号として用い、該制御クロック信号に同期してラッチ回路のデータ出力を制御している。この場合、図5のラッチ回路は制御信号φ、/φがDLL回路より出力される相補信号となり、入力INが内部メモリセルより読み出されたデータ信号となる。
DLL回路は同期した相補信号を出力するが、DLL回路内部は入力信号を単相の信号として伝達し出力時に相補信号として出力するような手法がよく採用される。この制御信号φ、/φの生成に相補信号生成回路が採用される。このとき、相補信号の周波数は1GHz以上に達する。
図6に制御信号(以下では、相補クロック信号と呼ぶ)φ、/φの周波数fとスキューの関係を示す。周波数f=1GHzでは相補クロック信号φ、/φの周期tCK(=1/f)は1nsとなる。相補クロック信号φ、/φが遷移している時間tSKEWはデータを保持しておく必要があるため、データ信号を変更できるのはtVALIDで示した期間内となる。相補クロック信号φ、/φのH/L期間比が1:1であれば、期間tVALIDは(1/2)*tCK-tSKEW=500ps-tSKEW程度となる。ここで相補クロック信号φ、/φに50psのスキュー差があるとすると、期間tVALIDは450ps程度しかない。実際にはクロックにはジッタ(ゆらぎ)が生じるため、期間tVALIDはさらに短くなってしまう。このような状況下では時間tSKEWをできる限り小さく(数psオーダー)抑え込むことが必須となってきている。
これまで、相補信号生成回路は容量素子を用いてスキューを合わせる方法と、トランスファゲートを用いてスキューを合わせる方法が一般的であった。容量素子を用いてスキュー合わせをする従来例としては特許文献1がある。
図7及び図8を用いて容量素子を用いるこれまでの相補信号生成回路の動作と問題点を説明する。図8は図7の回路のタイミングチャートの模式図である。
図8において、入力信号INが”L”から”H”に遷移するとインバータ101の出力信号IN_Bが”H”から”L”に遷移する。このインバータ出力信号IN_Bを2つの伝達経路に分離し、一方はインバータ102の出力PRE_BT→インバータ103の出力PRE_B→インバータ104の出力OUT_Tという経路で伝送して入力INと同位相の出力信号OUT_Tを生成する。これに対して、他方の伝達経路ではインバータ105の出力PRE_T→インバータ106の出力OUT_Bというように伝送して入力INと180度位相が反転した出力OUT_Bを出力する。107、108はそれぞれ負荷容量素子を示す。
スキューは通常、振幅の1/2の点の伝播時間と信号の遷移時間tT(10-90%遷移する時間)で規定されることが多く、本明細書でもこの2点を前提として説明を行なう。
図8において、入力INが”H”へ遷移する場合の入力INに対する出力OUT_T/OUT_Bの遅延時間をt1_t/t1_bとし、入力INが”L”に遷移する場合の入力INに対するOUT_T/OUT_Bの遅延時間をt2_t/t2_bとする。また入力INが”H”へ遷移する場合のOUT_T/OUT_Bの遷移時間tTをtRt/tFbとし、入力INが”L”へ遷移する場合のOUT_T/OUT_Bの遷移時間tTをtFt/tRbとすると、理想的な状態は、以下の式(1)、(2)が成り立つ状態である。
t1_t=t1_b=t2_t=t2_b (1)
tRt=tFb=tFt=tRb (2)
今、図7においてインバータ102、103、104、105、106のゲート幅のサイズをそれぞれl、m、n、x、yとする。単位ゲート幅あたりのインバータのゲート容量をCとすると、各インバータのゲート容量はゲート幅サイズに比例するので、それぞれl*C、m*C、n*C、x*C、y*Cと表すことができる。同様に単位ゲート幅あたりのインバータのON(オン)抵抗をRtとすると、インバータのON抵抗はゲート幅サイズに反比例するのでそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/yと表せる。また負荷容量素子107、108の合成容量をC’=z*Cとする。このとき、IN_B〜OUT_Tの経路の伝播時間T_tは、以下の式(3)で表される。
T_t=tTR+(Rt/l)m*C+tTR+(Rt/m)n*C+tTR
=3tTR+Rt*C(m/l+n/m) (3)
=3tTR+Rt*C(m/l+n/m) (3)
ここで、tTRはインバータのゲートが”H”になってからチャネルが形成されるまでの時間である。時間tTRはインバータにおけるトランジスタのチャネル長に依存し、チャネル幅に依存しないため、チャネル長が等しいインバータ102、103、104、105、106で同じ値となる。
一方、IN_B〜OUT_Bの経路の伝播時間T_bは、以下の式(4)で表される。
T_b=tTR+Rt/x(y*C+C’)+tTR
= 2tTR+ Rt*C(y/x+z/x) (4)
= 2tTR+ Rt*C(y/x+z/x) (4)
相補信号生成回路は、IN_B〜OUT_Tの経路とIN_B〜OUT_Bの経路の伝播時間の差Tが、以下の式(5)で表される。
T = T_t-T_b = tTR - Rt*C(y/x+z/x-m/l-n/m) (5)
ここで、2経路の伝播時間差が0、すなわちT=0とすると、以下の式(6)が導かれる。
tTR=Rt*C(y/x-m/l-n/m)+Rt*C*z/x (6)
この式(6)が成り立つようにゲート幅サイズl、m、n、x、y、zの値を決めるとスキュー差ゼロのOUT_T/OUT_Bを生成できる。ゲート幅サイズl、m、n、x、y、zは設計により決めたサイズをレイアウトし製造するものであるため、一度値を決めてしまうと変更ができない。インバータのON抵抗Rt、容量Cは製造プロセス、設計ルールで決まってしまう固定値である。実際の設計においては配線の寄生抵抗/容量なども取り込んだシミュレーションによってインバータのゲート幅サイズl、m、n、x、y、zの値を決定する。しかし、シミュレーションはある程度の仮定を含んだ近似モデルであり、このモデルが実際の製品とずれていると、式(6)の関係を満足させることができなくなり、インバータ101の出力IN_BからOUT_T/OUT_Bの二つの経路のスキュー差が生じる。
このようなばらつきを補正するために、サイズの違う複数の負荷容量素子(例えば容量z*C、z’*C、z”*C)を用意しておき、これを付け替えることで製造後に特性の最適化を行うということが頻繁に行われている。すなわち、式(6)のRt*C*z/x項を調整して最適化するということになる。ここでON抵抗Rtは数kΩ、容量Cは数10fFオーダーである。これらは製造上の制約から決まってしまうため、設計した後には小さくすることができない。またチップ面積の増加抑制、消費電流の削減といった観点から回路はできる限り小さく作成され、ゲート幅サイズxはあまり大きくできないためz/xは1に近い値しかとることができず、実際の設計ではRt*C*z/xは数10psのオーダーになってしまう。
この回路で数psの調整を行う場合、用意する負荷容量素子のゲート幅サイズz、z’、z”の間の差を小さくしておき、サイズzの負荷容量素子を外してサイズz’の負荷容量素子を付ける、或いは、サイズz”の負荷容量素子を付けるという調整しか行うことができず、N個の調整用負荷容量素子を準備すれば、調整の組み合わせはN通りとなる。
図7は負荷容量素子としてNMOS容量素子とPMOS容量素子を付加しているが、微調整を行えるようにするため、NMOS容量素子のみ、または、PMOS容量素子のみ付加する例もある。しかし、MOS容量素子はゲート−ソース電圧Vgsがトランジスタの閾値電圧に近くなるにつれてチャネルが形成されなくなって容量素子としては機能しなくなるため、付加する節点の電位により遅延量が異なってしまうという欠点がある。
この欠点を改善するためには内部のインバータのPN比を変更することが必要となり、これが回路内部の信号波形に歪みをもたらし、製造範囲全体にわたっての特性の最適化が困難になったり、製造範囲内でトランジスタの特性が変化したときの回路の特性のばらつきが大きくなったりする原因となってしまう。
このような容量素子を使う欠点を回避する技術としてトランスファゲートを用いる方法がある。この技術を用いた例は特許文献2に記載されている。
図9に一般的なトランスファゲートを用いる方法の例を示す。トランスファゲートとは伝播節点に常時オンするトランジスタのソース/ドレインを接続する方法で、トランジスタのON抵抗を遅延素子として用いるものがある。この場合、接続されるトランジスタ109のゲート電位は、常時オンとなるように、NMOSトランジスタの場合は電源電位、PMOSトランジスタの場合は接地電位VSSに固定されているが、ソースに信号線が接続されているため、信号の電位により遅延量に差がでることになる。即ち、NMOSトランジスタの場合は信号線の電位が高い場合はゲート−ソース電圧Vgs小となって抵抗大、PMOSトランジスタの場合は信号線の電位が低い場合にゲート−ソース電圧Vgs小となって抵抗大となる。
上記のような点を考慮して、特性改善のためにPMOS/NMOSのトランジスタを対で用いる形が一般的である。但し、この場合も信号線の電位は中間電位の場合が最も抵抗が低く、電源電位/VSS電位のどちらかに近づくにつれて抵抗値が高くなる(すなわち信号の遷移時間tTが悪い)傾向がある。しかもこの傾向はトランジスタの特性により左右されるため、トランジスタの閾値電圧Vtの変動に対して弱いという欠点がある。しかもこの方法を用いた場合、製造後の最適化はサイズの異なるトランスファゲートを複数用意することになるが、この場合も微調整をする場合は用意したN個のトランスファゲートの付け替えを行う方法しかなく、その組み合わせはN通りしかない。
以上の説明で明らかなように、これまでの容量素子のみによるスキュー調整方法では、微調整ができないという問題点がある。
そこで、本発明の課題は、容量素子のみによるこれまでのスキュー調整方法よりもスキューの微調整を可能にした相補信号生成回路を提供することにある。
本発明の態様によれば、複数のインバータを含む第1の伝達経路と、第1の抵抗素子を備える遅延素子と少なくとも1つのインバータとを含む第2の伝達経路とを有し、共通の入力ノードに供給される信号に基づいて、前記第1の伝達経路と前記第2の伝達経路とが互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路が提供される。
上記相補信号生成回路は、以下のような態様を取り得る。
前記第1の伝達経路が有するインバータの数が、前記第2の伝達経路が有するインバータの数よりも多いこと。
前記第1の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいこと。
前記第1の抵抗素子の抵抗値が、1Ω〜1000Ωであること。
前記第1の抵抗素子が拡散層抵抗又は金属抵抗であること。
前記第1の伝達経路における信号の入力から出力までの伝達時間と、前記第2の伝達経路における信号の入力から出力までの伝達時間との差が、1〜10psの範囲であること。
前記第1の伝達経路が第2の抵抗素子を有すること。
前記第2の抵抗素子の抵抗値が、単位ゲート幅あたりの前記インバータのON抵抗よりも小さいこと。
前記第2の抵抗素子の抵抗値が、1Ω〜1000Ωであること。
前記第1の伝達経路が第1、第2及び第3のインバータと前記第2の抵抗素子及び第3の抵抗素子とを有し、前記第2の伝達経路が第4及び第5のインバータと前記第1の抵抗素子とを有し、前記第1のインバータの出力と前記第2のインバータの入力との間に前記第2の抵抗素子が配置され、前記第2のインバータの出力と前記第3のインバータの入力との間に前記第3の抵抗素子が配置され、前記第4のインバータの出力と前記第5のインバータの入力との間に前記第1の抵抗素子が配置されること。
前記第2及び第3の抵抗素子の製造時の抵抗値のばらつきの絶対値が、100〜200Ωであること。
前記遅延素子が、容量素子を有すること。
前記容量素子を、前記第1の伝達経路におけるインバータと同じPN比を持つインバータで実現すること。
本発明の他の態様によれば、上記のいずれかに記載の相補信号生成回路を備えた半導体集積回路が提供される。
本発明によれば、第1の伝達経路と第2の伝達経路のうち、インバータによる遅延段数の少ない経路に、容量素子とともに抵抗素子を配置することで、相補信号間のスキューの微調整が可能となる。
本発明によればまた、配置する抵抗素子の抵抗値を所定の範囲とすることで、効果的にスキューが低減可能となる。
以下に、本発明の実施形態を幾つかの実施例に基づいて説明する。
[第一の実施例]
図1に本発明による相補信号生成回路の第一の実施例を示す。第一の実施例による相補信号生成回路は、一つの入力端子INと2つの出力端子OUT_T/OUT_Bより構成される。入力端子INから一方の出力端子OUT_Tに到る信号伝達経路は偶数段のインバータ901、904、905、906により構成され、入力端子INから他方の出力端子OUT_Bに到る信号伝達経路は奇数段のインバータ901、907、908により構成されている。
図1に本発明による相補信号生成回路の第一の実施例を示す。第一の実施例による相補信号生成回路は、一つの入力端子INと2つの出力端子OUT_T/OUT_Bより構成される。入力端子INから一方の出力端子OUT_Tに到る信号伝達経路は偶数段のインバータ901、904、905、906により構成され、入力端子INから他方の出力端子OUT_Bに到る信号伝達経路は奇数段のインバータ901、907、908により構成されている。
第一の実施例では入力端子IN−出力端子OUT_T間を4段のインバータ、入力端子IN−出力端子OUT_B間を3段のインバータでそれぞれ構成し、両方の信号伝達経路の一段目のインバータ901を共有させているが、2つの信号伝達経路のインバータ段数が偶数段と奇数段の構成になっていればよく、また一段目のインバータが非共有であっても構わない。また入力端子IN−出力端子OUT_B間の信号伝達経路においてインバータ908のアノード側から分岐しているインバータ902は偶数段のインバータの信号伝達経路と奇数段のインバータの信号伝達経路のスキューを調整するための容量素子である。この容量素子は図7で説明したようなPMOS容量素子やNMOS容量素子を用いてもよいが、節点PRE_Tの”H”遷移と”L”遷移の遷移時間tTが等しくなるように他方の信号伝達経路上のインバータ素子と同じPN比のインバータ素子で作ったほうがより特性が良い。このため、図1ではインバータ素子化した形で図示している。図1は2つの信号伝達経路がそれぞれ4段/3段のインバータ構成になっているので、伝送の速い3段側の信号伝達経路を遅らせるように構成している。仮に、IN−OUT_T間/IN−OUT_B間をそれぞれ4段/5段のインバータ構成とした場合、伝送が早いのは4段側となるのでこの容量素子(インバータ)902はIN−OUT_T側の経路に付加されることになる。
本実施例では、容量素子902を接続配置した経路に更に、抵抗素子903を接続配置している。抵抗素子903は拡散層抵抗あるいは金属抵抗にて作成される抵抗素子を用いる。
(第一の実施例の製法(プロセス等)又は動作(回路等)の説明)
第一の実施例による相補信号生成回路の基本的な回路動作は背景技術で説明したものと同じである。
第一の実施例による相補信号生成回路の基本的な回路動作は背景技術で説明したものと同じである。
(第一の実施例の効果)
図1を参照して、抵抗素子903を用いてスキューを合わせることでスキューの微調整ができることを説明する。図7での説明と同様に、図1においてインバータ904、905、906、907、908、902のゲート幅のサイズをl、m、n、x、y、zとする。単位ゲート幅あたりのインバータのゲート容量をCとすると、各インバータのゲート容量はゲート幅サイズに比例するので、それぞれl*C、m*C、n*C、x*C、y*C、z*Cと表すことができる。同様に、単位ゲート幅あたりのインバータのON抵抗をRtとすると、インバータのON抵抗はゲート幅サイズに反比例するのでそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/y、Rt/zと表せる。また抵抗素子の単位抵抗をRmとし、抵抗素子903の抵抗値をr*Rmとする。抵抗素子903は拡散層抵抗または金属抵抗を用いて作成するため、トランジスタの閾値変動によって抵抗値が変わることがなく、また信号の電位によって抵抗値が変わることもないため遷移時間tTに歪みを生じさせることもない。
図1を参照して、抵抗素子903を用いてスキューを合わせることでスキューの微調整ができることを説明する。図7での説明と同様に、図1においてインバータ904、905、906、907、908、902のゲート幅のサイズをl、m、n、x、y、zとする。単位ゲート幅あたりのインバータのゲート容量をCとすると、各インバータのゲート容量はゲート幅サイズに比例するので、それぞれl*C、m*C、n*C、x*C、y*C、z*Cと表すことができる。同様に、単位ゲート幅あたりのインバータのON抵抗をRtとすると、インバータのON抵抗はゲート幅サイズに反比例するのでそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/y、Rt/zと表せる。また抵抗素子の単位抵抗をRmとし、抵抗素子903の抵抗値をr*Rmとする。抵抗素子903は拡散層抵抗または金属抵抗を用いて作成するため、トランジスタの閾値変動によって抵抗値が変わることがなく、また信号の電位によって抵抗値が変わることもないため遷移時間tTに歪みを生じさせることもない。
これにより、出力IN_B−出力端子OUT_Tの信号伝達経路の伝播時間T_tは、以下の式(7)で表される。
T_t = tTR+(Rt/l)m・C+tTR+(Rt/m)n*C+tTR
= 3tTR+Rt*C(m/l+n/m) (7)
= 3tTR+Rt*C(m/l+n/m) (7)
一方、出力IN_B−出力端子OUT_Bの信号伝達経路の伝播時間T_bは、以下の式(8)で表される。
T_b = tTR+(Rt/x+r*Rm)(y*C+z*C)+tTR
= 2tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x) (8)
= 2tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x) (8)
相補信号生成回路は、IN_B−OUT_Tの経路とIN_B−OUT_Bの経路の伝播時間の差Tが以下の式(9)で表される。
T = T_t-T_b = tTR - {Rm*C(r*y+r*z)+Rt*C(y/x+z/x-m/l-n/m)}式 (9)
ここで、2つの経路の伝播時間差が0、すなわちT=0とすると、以下の式(10)が導かれる。
tTR= Rt*C(y/x+z/x-m/l-n/m)+Rm*C(r*y+r*z) (10)
このとき、式(10)の右辺第1項は製造プロセスと初期設計で決まる固定値であり、右辺第2項が製造後に調整し得る変数項となる。
ここで、トランジスタのON抵抗Rtは数kΩオーダーであったのに対し、本実施例で用いられる抵抗素子903はシート抵抗のみが製造プロセスで決まり、抵抗値は長さと幅により自由に決定できるため1〜1000Ω、好ましくは、10〜1000Ωというように、トランジスタのON抵抗Rtよりも小さい値を作成することができる。
よって、式(10)の右辺第2項は数100fs〜数10psといった細かい値を実現することができる。しかも数Ω〜数100Ωの抵抗をN個用意しておけば、その組み合わせは2のN乗通りと従来の容量調整タイプに比べて比較にならないほど多様な調整幅を実現することができる。ただし、現実には抵抗素子にも製造上の特性ばらつきが存在する。単位抵抗RmがΔRmだけばらつくとすると、本実施例の抵抗素子を用いて合わせ込む回路ではスキューがΔRm*C(r*y+r*z)だけずれることになる。但し、単位抵抗Rm自体が数ps〜数10psを作成する抵抗のため、ΔRm(<Rm)のばらつきによるスキューずれも1〜10ps程度の範囲に収めることができる。
以上のように、本発明の第一の実施例による相補信号生成回路は、遅延段数の少ない方の信号伝達経路に抵抗素子+容量素子を配置することで、取り出した相補信号間のスキューを微調整することができる。
[第二の実施例]
図2に本発明の第二の実施例である相補信号生成回路を示す。403、404、405は本実施例で用いる抵抗素子である。本実施例では出力IN_Bから出力端子OUT_T/OUT_Bに至る2つの経路にそれぞれ抵抗素子を配置している。抵抗素子には製造上の特性ばらつきが存在するので、2つの経路に抵抗素子を配置することにより特性ばらつきによるスキューばらつきを第一の実施例より低減することができる。上記の抵抗素子403−405以外の構成、動作は第一の実施例と同様である。
図2に本発明の第二の実施例である相補信号生成回路を示す。403、404、405は本実施例で用いる抵抗素子である。本実施例では出力IN_Bから出力端子OUT_T/OUT_Bに至る2つの経路にそれぞれ抵抗素子を配置している。抵抗素子には製造上の特性ばらつきが存在するので、2つの経路に抵抗素子を配置することにより特性ばらつきによるスキューばらつきを第一の実施例より低減することができる。上記の抵抗素子403−405以外の構成、動作は第一の実施例と同様である。
(第二の実施例の効果)
第二の実施例では、出力端子OUT_B側だけでなく、出力IN_Bから出力端子OUT_T側の経路にも抵抗素子を用いることによって特性が改善するのでこの効果について説明する。
第二の実施例では、出力端子OUT_B側だけでなく、出力IN_Bから出力端子OUT_T側の経路にも抵抗素子を用いることによって特性が改善するのでこの効果について説明する。
本回路の効果の説明を図2及び図4を用いて説明する。今、図2において、抵抗素子404、405、403の抵抗値をp*Rm、q*Rm、r*Rmとし、インバータ904、905、906、907、908、902のゲート幅のサイズをl、m、n、x、y、zとする。このとき各インバータのゲート容量はこれまでの説明同様、l*C、m*C、n*C、x*C、y*C、z*Cと表すことができる。また、インバータのON抵抗はそれぞれ、Rt/l、Rt/m、Rt/n、Rt/x、Rt/y、Rt/zと表せる。出力IN_B−出力端子OUT_Tの経路の伝播時間T_tは、以下の式(11)で表される。
T_t = tTR+(Rt/l+p*Rm)m*C+tTR+(Rt/m+q*Rm)n*C+tTR
= 3tTR+Rm*C(p*m+q*n)+Rt*C(m/l+n/m) (11)
= 3tTR+Rm*C(p*m+q*n)+Rt*C(m/l+n/m) (11)
一方、出力IN_B−出力端子OUT_Bの経路の伝播時間T_bは以下の式(12)で表すことができる。
T_b = tTR+(Rt/x+r*Rm)(y*C+z*C)+tTR
= 2tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x) (12)
= 2tTR+Rm*C(r*y+r*z)+Rt*C(y/x+z/x) (12)
相補信号生成回路は、出力IN_B−出力端子OUT_Tの経路と出力IN_B−出力端子OUT_Bの経路の伝播時間の差Tが、以下の式(13)で表される。
T = T_t-T_b = tTR - {Rm*C(r*y+r*z-p*m-q*n)+Rt*C(y/x+z/x-m/l-n/m)} (13)
ここで、2つの経路の伝播時間差が0、すなわちT=0とすると、以下の式(14)が導かれる。
tTR = Rm*C(r*y+r*z-p*m-q*n)+Rt*C(y/x+z/x-m/l-n/m) (14)
式(14)において、
k = r*y+r*z-p*m-q*n (15)
h = y/x+z/x-m/l-n/m (16)
とおくと、式(14)は、以下の式(17)に置換される。
k = r*y+r*z-p*m-q*n (15)
h = y/x+z/x-m/l-n/m (16)
とおくと、式(14)は、以下の式(17)に置換される。
tTR = k*C*Rm+h*C*Rt (17)
ここで、k>0でなくてはならない。なぜなら、k=0では、式(17)は単位抵抗Rmの項がなくなり、抵抗素子を使用する意味がないからである。また、k<0としてしまうと式(17)からh*C*Rt>tTRとなり、容量素子による遅延量を大きくしてしまうことになる。これは全体的なスピードのロスとなる。
図3に示すように、式(17)はf=tTRという直線とf= k*C*R+h*C*Rtの交点がR=Rmになるということを示している。式(17)を式(11)または式(12)に代入することにより、伝播時間に関する次の式(18)が導かれる。
Td = T_t = T_b
= Rm*C(2r*y+2r*z-p*m-q*n)+Rt*C(2y/x+2z/x-m/l-n/m) (18)
= Rm*C(2r*y+2r*z-p*m-q*n)+Rt*C(2y/x+2z/x-m/l-n/m) (18)
実際の単位抵抗Rmは製造上のばらつきをなくすことができないため、一定値ではなくRmを中心とした分布となる。この単位抵抗Rmのばらつきは相補信号生成回路上の2つの経路の伝播時間に差を生じさせることになる。今、単位抵抗RmがRmを中心として±ΔRmにばらつくと考えると、式(13)より、以下の式(19)で表される伝播時間差±ΔTが生じる。
±ΔT = ±ΔRm*C(r*y+r*z-p*m-q*n) = ±ΔRm*Ck (19)
第二の実施例では出力IN_Bから出力端子OUT_T及びOUT_Bに至る2つの経路の両方に抵抗素子404と405及び抵抗素子403を入れており、出力IN_Bから出力端子OUT_Bの経路にのみ抵抗素子を入れる第一の実施例の場合(p=q=0)に比べて、ΔRm*C(p*m+q*n)だけ伝播時間のばらつきを小さくすることができ、さらに高精度なスキュー合わせが可能となる。
ΔRmのとりうる範囲は抵抗素子として採用する材質にもよるが、設定値に対して概ね10〜20%である。ここで、トランジスタのON抵抗Rtは数kΩオーダーであったのに対し、本実施例で用いられる抵抗素子404、405はシート抵抗のみが製造プロセスで決まり、抵抗値は長さと幅により自由に決定できるため1〜1000Ω、好ましくは、10〜1000Ωというように、トランジスタのON抵抗Rtよりも小さい値を作成することができる。図2の抵抗素子404、405の抵抗値を1000Ω以下にするとp*ΔRm、q*ΔRmの大きさは100Ω〜200Ω以下の抵抗となる。容量Cが数10fFオーダーであるからΔRm*C(p*m+q*n)は数psのオーダーとなり、抵抗素子の製造ばらつきのほとんどを打ち消すことができる。
以上のように、本発明の第二の実施例による相補信号生成回路は、遅延段数の少ない方の信号伝達経路だけでなく、遅延段数の多い信号伝達経路にも抵抗素子を配置することで、抵抗素子の抵抗値のばらつきを緩和し、より精度良くスキューの微調整を行なうことができる。
以上、本発明を、2つの実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。例えば、本発明の権利範囲は相補信号生成回路にとどまらず、これを備えた半導体集積回路にも及ぶ。
101〜106、901、904〜908 インバータ
403〜405、903 抵抗素子
902 負荷容量素子
403〜405、903 抵抗素子
902 負荷容量素子
Claims (14)
- 複数のインバータを含む第1の伝達経路と、
第1の抵抗素子を備える遅延素子と少なくとも1つのインバータとを含む第2の伝達経路とを有し、
共通の入力ノードに供給される信号に基づいて、前記第1の伝達経路と前記第2の伝達経路とが互いに論理レベルが相補の関係となる信号を生成することを特徴とする相補信号生成回路。 - 前記第1の伝達経路が有するインバータの数が、前記第2の伝達経路が有するインバータの数よりも多いことを特徴とする請求項1に記載の相補信号生成回路。
- 前記第1の抵抗素子の抵抗値が、前記インバータを構成するトランジスタの単位ゲート幅あたりのON抵抗よりも小さいことを特徴とする請求項1又は2に記載の相補信号生成回路。
- 前記第1の抵抗素子の抵抗値が、1Ω〜1000Ωであることを特徴とする請求項1乃至3のいずれか一項に記載の相補信号生成回路。
- 前記第1の抵抗素子が拡散層抵抗又は金属抵抗であることを特徴とする請求項1乃至4のいずれか一項に記載の相補信号生成回路。
- 前記第1の伝達経路における信号の入力から出力までの伝達時間と、前記第2の伝達経路における信号の入力から出力までの伝達時間との差が、1〜10psの範囲であることを特徴とする請求項1乃至5のいずれか一項に記載の相補信号生成回路。
- 前記第1の伝達経路が第2の抵抗素子を有することを特徴とする請求項1乃至5のいずれか一項に記載の相補信号生成回路。
- 前記第2の抵抗素子の抵抗値が、単位ゲート幅あたりの前記インバータのON抵抗よりも小さいことを特徴とする請求項7に記載の相補信号生成回路。
- 前記第2の抵抗素子の抵抗値が、1Ω〜1000Ωであることを特徴とする請求項7又は8に記載の相補信号生成回路。
- 前記第1の伝達経路が第1、第2及び第3のインバータと前記第2の抵抗素子及び第3の抵抗素子とを有し、
前記第2の伝達経路が第4及び第5のインバータと前記第1の抵抗素子とを有し、
前記第1のインバータの出力と前記第2のインバータの入力との間に前記第2の抵抗素子が配置され、
前記第2のインバータの出力と前記第3のインバータの入力との間に前記第3の抵抗素子が配置され、
前記第4のインバータの出力と前記第5のインバータの入力との間に前記第1の抵抗素子が配置されることを特徴とする請求項7乃至9のいずれか一項に記載の相補信号生成回路。 - 前記第2及び第3の抵抗素子の製造時の抵抗値のばらつきの絶対値が、100〜200Ωであることを特徴とする請求項10に記載の相補信号生成回路。
- 前記遅延素子が、容量素子を有することを特徴とする請求項1乃至11のいずれか一項に記載の相補信号生成回路。
- 前記容量素子を、前記第1の伝達経路におけるインバータと同じPN比を持つインバータで実現したことを特徴とする請求項12に記載の相補信号生成回路。
- 請求項1乃至13のいずれか一項に記載の相補信号生成回路を備えた半導体集積回路。
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