JP2008252153A - 可変遅延回路及び可変遅延回路の遅延調整方法 - Google Patents

Abstract

【課題】高速に変化する信号や高周波クロックを高い時間分解能で遅延制御しつつ、広い遅延可変範囲も共に実現できる遅延調整回路を提供する。
【解決手段】第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路を具備し、前記遅延ラインに入力信号を入れ、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える事によって、前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出すようにした。
【選択図】図１

Description

本発明は、情報処理装置や信号処理装置において、クロック信号やデータ信号の位相を調整して位相バラツキや信号スキューを制御する事を目的とする可変遅延調整回路およびその遅延調整方法に関するものである。

従来の可変遅延回路の一例として、所定の遅延量に応じて２個のインバータ間の負荷を複数段階に調整する事を特徴とする回路構成の例を図５に示す（例えば、特許文献１を参照）。ここで、５０１はインバータ素子、５０２と５０３はＭＯＳトランジスタ、５０４はコンデンサ、Ｓ５０１は入力信号、Ｓ５０２［１］からＳ５０２［Ｎ］は各々遅延選択信号、Ｓ５０３は遅延出力信号である。また、他の従来の可変遅延回路の一例として、所定の遅延量に応じて遅延ラインの通過段数を選択する事を特徴とする回路構成の例を図６に示す（例えば、特許文献２を参照）。この回路構成は、情報記録装置における記録パルスエッジ位置の調整に使用する遅延調整回路として特許文献２に開示されている。

ここで、６０１はバッファ素子、６０２はセレクタ、Ｓ６０１は入力信号、Ｓ６０２は遅延選択信号（複数ビットで構成されるバス）、Ｓ６０３は遅延出力信号である。特許文献２に開示されているように、６０１のバッファ素子は２個のインバータ素子で構成されていてもよい。
特開平６−９７７８８号公報（第１７頁、図１） 特開２０００−２７６７３６号公報（第３２頁、図２０）

特開平６−９７７８８公報にて開示されている図５に示したような従来の遅延調整回路では、大きな遅延量や多数の遅延きざみを実現しようとすると、高速な信号を伝播させる事が困難という課題があった。また、特開２０００−２７６７３６公報にて開示されている図６に示したような従来の遅延調整回路では、信号やクロックを所定時間遅延させる際、微小な遅延時間ステップで調整可能にする事が困難という課題があった。

この課題を解決するために、本発明（請求項１）に係る可変遅延回路は、第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第２の遅延素子とは遅延量の異なる遅延素子であって前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える事を特徴とするものである。

また、本発明（請求項５）に係る可変遅延回路は、第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路と、前記第３の遅延素子の出力を入力とする１つ以上の負荷素子を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える事を特徴とするものである。

また、本発明（請求項１１）に係る遅延調整方法は、第１の遅延素子の遅延量に比例する値を遅延量測定手段によって求める遅延測定工程と、目標遅延時間を前記第１の遅延素子の遅延量で割った値に基づいて第１の選択信号の値を求める工程と、前記目標遅延時間を前記第１の遅延素子の遅延量で割った余りの値に基づいて第２の選択信号の値を求める工程からなることを特徴とするものである。

本発明（請求項１）に係る可変遅延回路によれば、第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第２の遅延素子とは遅延量の異なる遅延素子であって前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える構成としたので、遅延ラインによって大きな遅延量をかせぐとともに、第２の遅延素子と第３の遅延素子の遅延時間差によって、前記遅延ラインを構成する第１の遅延素子１段分よりも細かい分解能を得る事ができる。すなわち、一つ一つの遅延要素の出力負荷を低く抑えられるため、大きな遅延量と高い遅延分解能を両立させるとともに、高速に変化する信号でも通過（遅延）させる事ができるという格別の効果が得られる。

また、（請求項５）に係る可変遅延回路によれば、第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路と、前記第３の遅延素子の出力を入力とする１つ以上の負荷素子を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える構成としたので、遅延ラインによって大きな遅延量をかせぐとともに、第２の遅延素子を通過する信号遅延時間と第３の遅延素子を通過する信号遅延時間の差によって、前記遅延ラインを構成する第１の遅延素子１段分よりも細かい分解能を得る事ができる。すなわち、一つ一つの遅延要素の出力負荷を低く抑えられるため、大きな遅延量と高い遅延分解能を両立させるとともに、高速に変化する信号でも通過（遅延）させる事ができるという格別の効果が得られる。

また、（請求項１１）に係る遅延調整方法によれば、第１の遅延素子の遅延量に比例する値を遅延量測定手段によって求める遅延測定工程と、目標遅延時間を前記第１の遅延素子の遅延量で割った値に基づいて第１の選択信号の値を求める工程と、前記目標遅延時間を前記第１の遅延素子の遅延量で割った余りの値に基づいて第２の選択信号の値を求める工程からなる構成としたので、高速に変化する信号を遅延制御対象にしながら大きな遅延調整時間幅と高い遅延調整分解能を併せ持ち、さらに、電源電圧や周囲温度などのバラツキ要因により遅延素子の遅延量が変動する際にも目標遅延時間の変動を抑制する事ができるという格別の効果が得られる。

（実施の形態１）
図１は、本発明の実施の形態１による可変遅延回路の一例を回路図に示したものである。図１において、１０１Ａ，１０１Ｂ，１０１Ｃはバッファ素子あるいは２段のインバータ素子などで構成される遅延素子、１０２Ａ，１０２Ｂはセレクタである。また、図１において、Ｓ１０１は入力信号、Ｓ１０２，Ｓ１０３は遅延量選択信号、Ｓ１０４は入力信号が遅延した後に出力される遅延出力信号である（信号Ｓ１０２は複数ビットで構成されるバスである。）。本実施の形態１による可変遅延回路の動作を以下に説明する。

遅延させる対象である入力信号Ｓ１０１は８個の遅延素子１０１Ａからなる遅延ラインに入力される。各遅延素子１０１Ａの出力タップにおける信号は、入力信号Ｓ１０１が遅延素子１０１Ａを１個ずつ通過する毎に、入力信号Ｓ１０１に対する遅延量が増加して行く。各遅延素子１０１Ａの出力タップはセレクタ１０２Ａによって選択された後、遅延素子１０１Ｂと遅延素子１０１Ｃに入力される。遅延素子１０１Ｂと遅延素子１０１Ｃの出力はセレクタ１０２Ｂによって選択され、遅延出力信号Ｓ１０４として出力される。

遅延素子１０１Ａとセレクタ１０２Ａによって信号が遅延する量Ｔ１は、次のように示される。

Ｔ１＝ＴＢＡ×Ｍ＋ＴＳＡ
ここで、ＴＢＡは遅延素子１０１Ａの１個当たりの遅延量、ＴＳＡはセレクタ１０２Ａの遅延量（通過時間）、Ｍはセレクタ１０２Ａによって選択する遅延素子１０１Ａの段数（すなわち、セレクタ１０２ＡによってＭ番目の遅延素子１０１Ａの出力が選択される）である。Ｍは選択信号Ｓ１０２によって決定される。

本実施の形態では、遅延素子１０１Ｂと遅延素子１０１Ｃは異なる駆動能力を持つように構成し、両者が同等の負荷を駆動する際にも信号伝達時間に差が生ずるようにする。本構成によって、遅延量Ｔ１からさらに追加で遅延する遅延量Ｔ２を、選択信号Ｓ１０３に応じてセレクタ１０２Ｂで選択して切り替える事が可能になる。遅延素子１０１Ｂあるいは遅延素子１０１Ｃとセレクタ１０２Ｂによって信号が遅延する量Ｔ２は、次のように示される。

Ｓ１０３＝０の時、Ｔ２＝ＴＢＢ＋ＴＳＢ
Ｓ１０３＝１の時、Ｔ２＝ＴＢＣ＋ＴＳＢ
ここで、ＴＢＢは遅延素子１０１Ｂの遅延量、ＴＢＣは遅延素子１０１Ｃの遅延量、ＴＳＢはセレクタ１０２Ｂの遅延量（通過時間）である。

入力信号Ｓ１０１を本発明の実施の形態１による可変遅延回路に通し、信号Ｓ１０４として出力を得るまでの総遅延量ＴＤは、ＴＤ＝Ｔ１＋Ｔ２で表せる。選択信号Ｓ１０２によってＭ＝１とし、かつ選択信号Ｓ１０３＝０とした場合のＴＤをＴＤ（０）とすると、ＴＤ（０）は次のようになる。

ＴＤ（０）＝ＴＢＡ＋ＴＢＢ＋ＴＳＡ＋ＴＳＢ
次に、選択信号Ｓ１０２によってＭ＝１とし、かつ選択信号Ｓ１０３＝１とした場合のＴＤをＴＤ（１）とすると、ＴＤ（１）は次のようになる。

ＴＤ（１）＝ＴＢＡ＋ＴＢＣ＋ＴＳＡ＋ＴＳＢ
次に、選択信号Ｓ１０２によってＭ＝２とし、かつ選択信号Ｓ１０３＝０とした場合のＴＤをＴＤ（２）とすると、ＴＤ（２）は次のようになる。

ＴＤ（２）＝ＴＢＡ×２＋ＴＢＢ＋ＴＳＡ＋ＴＳＢ
次に、選択信号Ｓ１０２によってＭ＝２とし、かつ選択信号Ｓ１０３＝１とした場合のＴＤをＴＤ（３）とすると、ＴＤ（３）は次のようになる。

ＴＤ（３）＝ＴＢＡ×２＋ＴＢＣ＋ＴＳＡ＋ＴＳＢ
同様にしていくと、選択信号Ｓ１０２によって決定される値Ｍと選択信号Ｓ１０３の値Ｎとによって決定されるＴＤ（２×Ｍ＋Ｎ−２）は、次のように示される。

Ｎ＝０の時： ＴＤ（２×Ｍ−２）＝ＴＢＡ×Ｍ＋ＴＢＢ＋ＴＳＡ＋ＴＳＢ
Ｎ＝１の時： ＴＤ（２×Ｍ−１）＝ＴＢＡ×Ｍ＋ＴＢＣ＋ＴＳＡ＋ＴＳＢ
したがって、ΔＴ１＝ＴＢＣ−ＴＢＢとおくと、添字の隣接するＴＤの差は、０以上の整数ｉを用いて次のように表せる。

ＴＤ（２×ｉ＋１）−ＴＤ（２×ｉ）＝ΔＴ１
ＴＤ（２×ｉ＋２）−ＴＤ（２×ｉ＋１）＝ＴＢＡ−ΔＴ１
ここで、ΔＴ１≒ＴＢＡ／２となるように、遅延素子１０１Ｂと遅延素子１０１Ｃの各駆動能力を調整すれば、総遅延量ＴＤの遅延調整ステップはΔＴ１≒ＴＢＡ／２となり、従来の遅延調整回路（例えば、特開２０００−２７６７３６号公報）による遅延調整ステップＴＢＡに対して２倍の分解能が得られる。

なお、異なる駆動能力を持つ遅延素子を３個以上具備し、それらの出力をセレクタ１０２Ｂにて選択するような構成にしてもよい。異なる駆動能力を持つ遅延素子を４個具備した構成を図２に示す。図２において、１０１Ｄ、１０１Ｅ、１０１Ｆ、１０１Ｇは各々異なる駆動能力を持つ遅延素子であり、他の符号は図１と同様である（図２においては、信号Ｓ１０２と信号Ｓ１０３はどちらも複数ビットで構成されるバスである。）。このような構成にすると、これまでの説明と同様にして、ΔＴ１≒ＴＢＡ／２よりもさらに高精度な分解能を得る事も可能になる。以後の説明では、ＴＢＤを遅延素子１０１Ｄの１個当たりの遅延量、ＴＢＥを遅延素子１０１Ｅの１個当たりの遅延量、ＴＢＦを遅延素子１０１Ｆの１個当たりの遅延量、ＴＢＧを遅延素子１０１Ｇの１個当たりの遅延量とし、ΔＴ２＝ＴＢＥ−ＴＢＤ、ΔＴ３＝ＴＢＦ−ＴＢＥ、ΔＴ４＝ＴＢＧ−ＴＢＦとおく。選択信号Ｓ１０３の値Ｎを０から３まで取るようにし、総遅延量ＴＤをＴＤ（４×Ｍ＋Ｎ−４）のように添字を構成すると、ＴＤは次のように示される。

Ｎ＝０の時、ＴＤ（４×Ｍ＋Ｎ−４）＝ＴＢＡ×Ｍ＋ＴＢＤ＋ＴＳＡ＋ＴＳＢ
Ｎ＝１の時、ＴＤ（４×Ｍ＋Ｎ−４）＝ＴＢＡ×Ｍ＋ＴＢＥ＋ＴＳＡ＋ＴＳＢ
Ｎ＝２の時、ＴＤ（４×Ｍ＋Ｎ−４）＝ＴＢＡ×Ｍ＋ＴＢＦ＋ＴＳＡ＋ＴＳＢ
Ｎ＝３の時、ＴＤ（４×Ｍ＋Ｎ−４）＝ＴＢＡ×Ｍ＋ＴＢＧ＋ＴＳＡ＋ＴＳＢ
したがって、添字の隣接するＴＤの差は、０以上の整数ｉを用いて次のように表せる。

ＴＤ（４×ｉ＋１）−ＴＤ（４×ｉ）＝ΔＴ２
ＴＤ（４×ｉ＋２）−ＴＤ（４×ｉ＋１）＝ΔＴ３
ＴＤ（４×ｉ＋３）−ＴＤ（４×ｉ＋２）＝ΔＴ４
ＴＤ（４×ｉ＋４）−ＴＤ（４×ｉ＋３）＝ＴＢＡ−（ΔＴ２＋ΔＴ３＋ΔＴ４）
ここで、ΔＴ２≒ΔＴ３≒ΔＴ４≒ＴＢＡ／４となるように、遅延素子１０１Ｄから遅延素子１０１Ｇまでの４個の遅延素子の各駆動能力を調整すれば、総遅延量ＴＤの遅延調整ステップは約（ＴＢＡ／４）となり、従来の遅延調整回路（例えば、特開２０００−２７６７３６号公報）による遅延調整ステップＴＢＡに対して４倍の分解能が得られる。

また、図１中では遅延素子１０１Ａは８個で構成されているが、複数個であれば何個でもよい。遅延素子１０１Ａの使用個数は、信号の遅延調整時間幅と遅延素子１０１Ａの１個当たりの遅延量に応じて決定すればよい。そうすれば、大きな遅延量や多数の遅延きざみ（ステップ）を実現しようとすると高速な信号を伝播させる事が困難になる、という別の従来の遅延調整回路（例えば、特開平６−９７７８８公報）に存在した課題も解消される。

このようにして、本発明の実施の形態１における可変遅延回路によれば、高速に変化する信号を遅延制御対象にしながら大きな遅延調整時間幅と高い遅延調整分解能を併せ持つという従来の遅延調整回路では得られない格別の効果が得られる。

なお、本実施の形態では遅延素子１０１Ｂと遅延素子１０１Ｃに駆動能力の違いを持たせるとしたが、遅延素子１０１Ｂと遅延素子１０１Ｃのどちらか一方と遅延素子１０１Ａとは同じ駆動能力を持つようにしてもよく、さらに言えば同じ素子を用いてもよい。この場合でも本実施の形態で得られる効果は同様である。このようにする場合では、同じ素子を流用できるので設計容易化の効果が得られる。また、言うまでもなく、遅延素子１０１Ａと遅延素子１０１Ｂと遅延素子１０１Ｃとは、全て別々の構成の遅延素子でも構わない。

ここで、本実施の形態では駆動能力の異なる複数の遅延素子を用いて遅延量の差を生成するようにしたが、遅延素子がＭＯＳトランジスタから構成される場合においては、ＭＯＳトランジスタのゲート長あるいはゲート幅を変える事によって容易に駆動能力を変える事ができる。

なお、遅延素子がＭＯＳトランジスタから構成される場合、駆動能力を変える代わりにＭＯＳトランジスタの閾値電圧Ｖｔを変えるようにしても同様の効果を奏する。

なお、本実施の形態では駆動能力の異なる複数の遅延素子を用いて遅延量の差を生成するようにしたが、遅延素子がＭＯＳトランジスタから構成される場合、駆動能力を変える代わりにＭＯＳトランジスタの電源電圧Ｖｄｄを変えるようにしても同様の効果を奏する。

（実施の形態２）
図３は、本発明の実施の形態２による可変遅延回路の一例を回路図に示したものである。図３において、１０１Ａ，１０１Ｂ，１０１Ｃはバッファ素子あるいは２段のインバータ素子などで構成される遅延素子、１０２Ａ，１０２Ｂはセレクタ、３０１はコンデンサ（キャパシタ）である。また、図３において、Ｓ１０１は入力信号、Ｓ１０２，Ｓ１０３は遅延量選択信号、Ｓ１０４は入力信号が遅延した後に出力される遅延出力信号である（信号Ｓ１０２は複数ビットで構成されるバスである。）。本実施の形態２による可変遅延回路の動作は、基本的に実施の形態１に開示したものと同様であるので詳細は割愛するが、実施の形態１との相違点に絞って説明する。実施の形態１（図１）との相違点は、異なる駆動能力を持つ遅延素子１０１Ｂと１０１Ｃの代わりに同じ駆動能力の遅延素子１０１Ｂを２個使用し、一方の遅延素子１０１Ｂには負荷となるコンデンサ３０１を接続することによって、信号が各遅延素子１０１Ｂを通過する時間に差を設けたという点である。ここで遅延素子１０１Ｂが２段のインバータで構成される場合、１段目のインバータの出力に負荷となるコンデンサ３０１を接続するようにしてもよく、この場合には、２段目のインバータの出力には負荷となるコンデンサをさらに接続する必要はない。

本発明の実施の形態２における可変遅延回路によれば、コンデンサ３０１の静電容量を調整することにより、実施の形態１（図１）にて駆動能力に差をつけた場合と同様に、高速に変化する信号を遅延制御対象にしながら大きな遅延調整時間幅と高い遅延調整分解能を併せ持つという従来の遅延調整回路では得られない格別の効果が得られる。

ここで、コンデンサ３０１の静電容量は非常に小さな値であるため、集積回路化は容易であり、かつ、高速な信号を通過させるに十分なスリューレート（ＬレベルからＨレベル、ＨレベルからＬレベルへの信号遷移時間）を得ることも可能である。これは、大きな遅延量は遅延素子１０１Ａとセレクタ１０２Ａからなる遅延ラインで生成するため、微調整に必要な微小遅延量のみを２個の遅延素子１０１Ｂの通過時間（遅延時間）の差で生成すれば足りるために得られる効果である。

なお、コンデンサ３０１の静電容量を調整する代わりにコンデンサ３０１への接続信号線の長さや引き回し方を調整することにより、信号線の持つ寄生容量や抵抗によって負荷の大きさを調整してもよい。

なお、実施の形態１（図２）で示したものと同様に、遅延素子１０１Ｂを３個以上具備し、各遅延素子１０１Ｂに異なる静電容量をもつコンデンサを負荷として接続する事により、より高い分解能を有する遅延調整回路を得ることもできる。

また、ここでは同じ遅延素子１０１Ｂを複数個使用し、接続する負荷コンデンサの静電容量を調整する事によって各遅延素子の遅延時間差を設けるようにしたが、同じ遅延素子を使用するのではなく、異なる駆動能力を持つ遅延素子を使用した上で、それらの遅延素子間の遅延時間差を微調整するために負荷コンデンサを接続するようにしてもよい。

なお、本実施の形態において、負荷コンデンサの静電容量を調整するとしたが、必ずしも各々の負荷コンデンサ毎に別々の静電容量を持つように調整する必要は無い。負荷コンデンサを１個にするのではなく、比較的小さな静電容量Ｃ［ｐＦ］の負荷コンデンサをｍ個（ｍ≧２）並列に接続し、静電容量（ｍ×Ｃ）［ｐＦ］を得るようにしても同様の効果が得られる。このような方法を用いると、集積回路上に遅延調整回路を構成する場合、１種類のコンデンサの回路情報を使って複数の異なる静電容量を容易に得る事ができ、開発効率の向上を図る事ができる。

なお、本実施の形態においてはコンデンサを負荷として接続したが、コンデンサの代わりに、１つ以上のＭＯＳトランジスタから構成される回路素子（例えば、バッファやインバータやＮＡＮＤ素子、ＮＯＲ素子など）であってもよい。この場合、入力トランジスタ部分には寄生容量が発生するため、コンデンサを負荷として接続する場合と同様の効果を奏する。ＭＯＳトランジスタのサイズなど（例えば、ゲート長やゲート幅など）の回路パラメータによって寄生容量は異なるので、コンデンサと同様に負荷の大きさを調整する事は可能である。また、コンデンサと同様に、１つ以上のＭＯＳトランジスタから構成される回路素子を複数並列に接続するようにして負荷となる寄生容量を大きくするように調整してもよい事は言うまでも無い。

なお、本実施の形態で述べたようなコンデンサやＭＯＳトランジスタからなる負荷素子を複数種類用意し、それらを組み合わせて所望の負荷を得るようにしてもよい。

（実施の形態３）
図４は、本発明の実施の形態３による可変遅延回路の一例を回路図に示したものである。図４において、１０１Ａ，１０１Ｂ，１０１Ｃはバッファ素子あるいは２段のインバータ素子などで構成される遅延素子、１０２Ａ，１０２Ｂはセレクタ、４０１は遅延量測定手段、４０２は本発明の実施の形態３による遅延調整回路、４０３はマイコンなどのシステムコントローラである。また、図４において、Ｓ１０１は入力信号、Ｓ１０２，Ｓ１０３は遅延量選択信号、Ｓ１０４は入力信号が遅延した後に出力される遅延出力信号である（信号Ｓ１０２は複数ビットで構成されるバスである。）。本発明の実施の形態における説明では、遅延量選択信号Ｓ１０２＝０のとき１段目の遅延素子１０１Ａの出力がセレクタ１０２Ａによって選択され、次に遅延量選択信号Ｓ１０３＝０のとき駆動能力の高い遅延素子１０１Ｂの出力をセレクタ１０２Ｂによって選択されて最終的に遅延出力信号Ｓ１０４が出力されるが、このときの遅延出力信号Ｓ１０４の位相を遅延時間の基点（遅延ゼロ）とおく。本実施の形態では、電源電圧や周囲温度などのバラツキ要因により遅延素子の遅延量が変動する際に、遅延量測定手段の測定結果に基づいて、遅延量選択信号Ｓ１０２及び遅延量選択信号Ｓ１０３を補正する事によって、目標遅延時間の変動を抑制する事を特徴とする可変遅延回路の動作を説明する。

まず最初に、入力信号Ｓ１０１としてクロック信号などの繰り返し信号を入力し、その周期にほぼ一致する遅延素子１０１Ａの段数（通過個数）を遅延量測定手段４０１によって求める。この部分は従来技術と同様であり、詳細は特開２０００−２７６７３６号公報などを参照するとよいが、簡単に説明しておく。遅延量測定手段の測定結果から得られる遅延素子１０１Ａの遅延量に応じて、システムコントローラ４０３によって遅延素子１０１Ａの通過段数選択信号である遅延量選択信号Ｓ１０２を決定する。具体的には、例えば次のように決定する。遅延させる目標時間をＴｔ［ｎ秒］、遅延量測定における繰り返し信号の周期をＴｗ［ｎ秒］、遅延量測定における繰り返し信号の周期に一致する遅延素子１０１Ａの段数（通過個数）をＰ［段］とすると、遅延目標時間Ｔｔ［ｎ秒］を得るための遅延素子１０１Ａの段数Ｑは、Ｑ＝Ｐ×Ｔｔ／Ｔｗで求められる。したがって、遅延量選択信号Ｓ１０２＝Ｑとすれば所望の遅延目標時間Ｔｔ［ｎ秒］を得る事ができる。ここで、Ｑの計算を行う際にはＱは整数であるため、切上げか切下げか四捨五入などの演算を行う。これにより遅延素子１０１Ａの１個あたりの遅延時間の整数倍の精度で目標遅延時間を調整する事になる。

本発明の実施の形態３による可変遅延回路では、従来の遅延調整回路よりも高い精度で遅延量を調整するために遅延素子１０１Ｂと遅延素子１０１Ｃと両者の出力を選択するセレクタ１０２Ｂを有しており、選択を制御する遅延量選択信号Ｓ１０３を適切に決定する事によって、信号遅延時間をより高い精度で目標遅延時間に合わせる事が可能である。具体的には、例えば次のように遅延量選択信号Ｓ１０２と遅延量選択信号Ｓ１０３を決定する。

遅延目標時間Ｔｔ［ｎ秒］を得るための遅延素子１０１Ａの段数Ｑを求める工程は次のようになる。Ｑ＝Ｐ×Ｔｔ／Ｔｗを求め四捨五入し、遅延量選択信号Ｓ１０２＝Ｑ（四捨五入後）と決定する。

遅延量選択信号Ｓ１０３を求める工程は次のようになる。Ｑ２＝２×Ｑ＝（２×Ｐ×Ｔｔ）／Ｔｗの値を求め四捨五入し、Ｑ２値（四捨五入後）が偶数か奇数かで遅延量選択信号Ｓ１０３の値を決定する。Ｑ２値が偶数であれば、遅延量選択信号Ｓ１０３＝０とする。また、Ｑ２値が奇数であれば、遅延量選択信号Ｓ１０３＝１とする。

このようにして、遅延素子１０１Ａの１個あたり遅延時間の整数倍よりも細かい精度で目標遅延時間を調整する事が可能になる。

この方法は、Ｑ＝Ｐ×Ｔｔ／Ｔｗ＝Ｔｔ／（Ｔｗ／Ｐ）において、遅延素子１０１Ａの１個あたりの遅延量ＴｄがＴｄ＝（Ｔｗ／Ｐ）で表されるため、目標遅延時間Ｔｔを遅延素子１０１Ａの遅延量Ｔｄで割った値に基づいて遅延量選択信号Ｓ１０２を決定している事になる。また、同様に遅延量選択信号Ｓ１０３は、目標遅延時間Ｔｔを遅延素子１０１Ａの遅延量Ｔｄで割った余りの値に基づいて決定している事になる。

なお、本実施の形態における遅延調整回路は、実施の形態１の図２で説明したような、セレクタ１０２Ｂで３個以上（例えばＫ個）の遅延素子の出力を選択する構成にも容易に拡張できる（以降では、信号Ｓ１０３は複数ビットで構成されるバスであるとする。）。Ｋ個の遅延素子の出力をセレクタ１０２Ｂで選択する構成の場合には、遅延量選択信号Ｓ１０３については、Ｋ×Ｑ＝（Ｋ×Ｐ×Ｔｔ）／Ｔｗの値を求め四捨五入し、それをＫで割った余り（剰余）をＱＲとするとＱＲ値が遅延量選択信号Ｓ１０３の値となる。これは先に説明したＫ＝２の場合の処理を一般化したものである。すなわちこの方法は、遅延量選択信号Ｓ１０３を、目標遅延時間Ｔｔを遅延素子１０１Ａの遅延量Ｔｄで割った余りの値に基づいて決定している事になる。このようにして、遅延素子１０１Ａの１個あたり遅延時間の整数倍よりもＫ倍も細かい精度で目標遅延時間を調整する事が可能になる。

なお、遅延素子の遅延量の変動が「遅延量が大きくなる」方向の場合、遅延量測定手段によって遅延量選択信号Ｓ１０２の補正は行うのに遅延量選択信号Ｓ１０３の補正は行わないようにすると、条件によっては遅延量を増やしたつもりが減るように見えるという現象が発生する。例えば図４のようにセレクタ１０２Ｂで２個の遅延素子の出力を選択する構成の場合、遅延素子１０１Ｃの遅延量と遅延素子１０１Ｂの遅延量の差の方が遅延素子１０１Ａの遅延量より大きくなる状態の時にこの現象が発生する。この状態を避けるために、遅延量測定手段によって測定する繰り返し信号の周期に一致する遅延素子１０１Ａの段数Ｐの変動に基づいて、この状態に陥るか否かを推定する。具体的には、遅延量測定手段によって測定した段数Ｐが所定の範囲内か否かを確認し、所定の範囲内であれば先に述べた通りの通常のＳ１０３信号による選択を行うが、所定の範囲内でなければ、Ｓ１０３信号によって遅延素子１０１Ｃを選択する事を抑制する。すなわち、遅延量選択信号Ｓ１０３＝０に固定する。このようにして、遅延量を増やそうとして逆に減ってしまうという状態を回避できる。この方法は、可変遅延回路の遅延量を外部の観測条件で制御するような場合、その誤差信号を減らそうと制御したが逆に誤差信号が増えてしまうために制御が発散（発振）するという現象を回避するために利用できる。

なお、これまでの説明ではセレクタ１０２Ｂで選択される遅延素子の遅延量変動は補正の対象に入れなかったが、これを考慮してより高精度に目標遅延時間を調整する事もできる。その方法の一例を次に示す。先に説明したＫ個の遅延素子の出力をセレクタ１０２Ｂで選択する構成の場合にはＱＲ値をそのまま遅延量選択信号Ｓ１０３の値としたが、遅延量変動を考慮して遅延量選択信号Ｓ１０３の値を補正する。具体的には、次のようにする。まず、予め通常使用条件において最適と思われるＱＲ値の補正係数Ｓ０（Ｓ０は実数）を求めておく。ここで、この補正係数Ｓ０は計算機シミュレーションで求めてもよいし、実際の遅延調整回路の出力を計測して求めてもよいが、実際の遅延調整回路の出力を計測して求める場合には、個々の遅延調整装置の製造上のバラツキも含めて補正できる。補正後のＱＲ値であるＱＲ’は、補正係数をＳ（Ｓは実数）とすると、ＱＲ’＝ＱＲ×Ｓの演算を行い四捨五入して求めればよい。通常使用条件では、ＱＲ’＝ＱＲ×Ｓ０となる。次に遅延量変動を遅延量測定手段の測定結果から推定する。具体的には、次のように推定する。通常使用条件において、遅延量測定における繰り返し信号の周期に一致する遅延素子１０１Ａの段数Ｐを求めておき、これをＰ０とする。遅延量変動の補正を行う際に、遅延量測定における繰り返し信号の周期に一致する遅延素子１０１Ａの段数を再度求め、これをＰ’としたときに、Ｓ＝Ｐ’／Ｐ０として補正係数を推定する。この補正係数Ｓの推定結果から補正後のＱＲ値であるＱＲ’はＱＲ’＝ＱＲ×Ｐ’／Ｐ０と表せる。このＱＲ’値を遅延量選択信号Ｓ１０３の値とすれば、環境変化による遅延量変動を考慮に入れた、より高精度な目標遅延時間の調整を行う事が可能となる。この方法は、ＱＲ’＝ＱＲ×Ｐ’／Ｐ０において、遅延素子の遅延量に比例する値の変動量が（Ｐ’／Ｐ０）と表せるから、遅延素子１０１Ａの遅延量に比例する値の変動量に基づいて遅延量選択信号Ｓ１０３の値を決定している事になる。

このようにして、本発明の実施の形態３における可変遅延回路とその遅延調整方法によれば、高速に変化する信号を遅延制御対象にしながら大きな遅延調整時間幅と高い遅延調整分解能を併せ持ち、さらに、電源電圧や周囲温度などのバラツキ要因により遅延素子の遅延量が変動する際にも目標遅延時間の変動を抑制する事ができるという、従来の遅延調整回路とその遅延調整方法では得られない格別の効果が得られる。

本発明によれば、情報処理装置や信号処理装置において、高速なクロック信号や高速なデータ信号であっても、それらの位相を高い分解能で調整して位相バラツキや信号スキューを制御することができる。また、高い記録レートで記録を行う光ディスク装置などの情報記録装置では高速に変化する記録パルスエッジ位置を高精度に調整することが必要になるが、本発明の応用の一例として、このような記録パルスエッジ位置の調整に利用することもできる。

本発明の実施の形態１による可変遅延調整回路を示す回路図 本発明の実施の形態１による可変遅延調整回路の拡張例を示す回路図 本発明の実施の形態２による可変遅延調整回路を示す回路図 本発明の実施の形態３による可変遅延調整回路を示す回路図 従来の可変遅延調整回路の一例を示す回路図 従来の可変遅延調整回路の他の一例を示す回路図

符号の説明

１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ，１０１Ｅ，１０１Ｆ，１０１Ｇ 遅延素子
１０２Ａ，１０２Ｂ セレクタ
Ｓ１０１ 入力信号
Ｓ１０２，Ｓ１０３ 遅延選択信号
Ｓ１０４ 遅延出力信号
３０１ コンデンサ
４０１ 遅延量測定手段
４０２ 可変遅延回路
４０３ システムコントローラ
５０１ インバータ素子
５０２，５０３ ＭＯＳトランジスタ
５０４ コンデンサ
Ｓ５０１ 入力信号
Ｓ５０２［１］，Ｓ５０２［Ｎ−１］，Ｓ５０２［Ｎ］ 遅延選択信号
Ｓ５０３ 遅延出力信号
６０１ 遅延素子
６０２ セレクタ
Ｓ６０１ 入力信号
Ｓ６０２ 遅延選択信号
Ｓ６０３ 遅延出力信号

Claims (13)

1. 第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第２の遅延素子とは遅延量の異なる遅延素子であって前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える事を特徴とする可変遅延回路。
2. 第２の遅延素子と第３の遅延素子は信号の駆動能力が異なる事を特徴とする請求項１に記載された可変遅延回路。
3. 第２の遅延素子と第３の遅延素子は閾値電圧が異なる事を特徴とする請求項１に記載された可変遅延回路。
4. 第２の遅延素子と第３の遅延素子は異なる電源電圧で動作する事を特徴とする請求項１から請求項３のいずれかに記載された可変遅延回路。
5. 第１の遅延素子が直列に複数接続された遅延ラインと、前記遅延ラインにおける各々の遅延素子の出力を第１の選択信号に応じて選択する第１の選択回路と、前記第１の選択回路の出力を入力とする第２の遅延素子と、前記第１の選択回路の出力を入力とする第３の遅延素子と、前記第２の遅延素子の出力と前記第３の遅延素子の出力を第２の選択信号に応じて選択する第２の選択回路と、前記第３の遅延素子の出力を入力とする１つ以上の負荷素子を具備し、前記遅延ラインに入力信号を入れて前記第１の選択信号と前記第２の選択信号に応じて前記第２の選択回路から前記入力信号を遅延させた遅延信号を取り出す可変遅延回路であって、前記入力信号を遅延させる目標遅延時間に応じて前記第１の選択信号と前記第２の選択信号を与える事を特徴とする可変遅延回路。
6. 第２の遅延素子と第３の遅延素子は同構成の遅延素子である事を特徴とする請求項５に記載された可変遅延回路。
7. 負荷素子はコンデンサである事を特徴とする請求項５または請求項６に記載された可変遅延回路。
8. 負荷素子は１つ以上のＭＯＳトランジスタから構成される素子である事を特徴とする請求項５または請求項６のいずれかに記載された可変遅延回路。
9. 遅延素子はバッファまたは２段のインバータである事を特徴とする請求項５から請求項８のいずれかに記載された可変遅延回路。
10. さらに遅延ラインにおける遅延量を測定する遅延量測定手段を具備し、入力信号を遅延させる目標遅延時間と前記遅延量測定手段の測定結果に基づいて第１の選択信号と第２の選択信号を決定する事を特徴とする請求項１から請求項９のいずれかに記載の可変遅延回路。
11. 請求項１０に記載された可変遅延回路の遅延調整方法であって、第１の遅延素子の遅延量に比例する値を遅延量測定手段によって求める遅延測定工程と、目標遅延時間を前記第１の遅延素子の遅延量で割った値に基づいて第１の選択信号の値を求める工程と、前記目標遅延時間を前記第１の遅延素子の遅延量で割った余りの値に基づいて第２の選択信号の値を求める工程からなる遅延調整方法。
12. 第２の選択信号の値を求める工程は、さらに第１の遅延素子の遅延量に比例する値の変動量にも基づいて第２の選択信号の値を決定する事を特徴とする請求項１１に記載された可変遅延回路の遅延調整方法。
13. 第２の選択信号の値を求める工程は、さらに第１の遅延素子の遅延量に比例する値が所定の範囲内の値か否かの判定結果にも基づいて第２の選択信号の値を決定する事を特徴とする請求項１１または請求項１２に記載された可変遅延回路の遅延調整方法。

Images