JP2014011730A

JP2014011730A - 可変遅延装置および可変遅延設定方法

Info

Publication number: JP2014011730A
Application number: JP2012148595A
Authority: JP
Inventors: Tetsuya Manabe; 哲也真鍋; Kazutaka Nando; 一貴納戸; Kazunori Katayama; 和典片山; Yuji Higashi; 裕司東
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2012-07-02
Filing date: 2012-07-02
Publication date: 2014-01-20
Anticipated expiration: 2032-07-02
Also published as: JP5810041B2

Abstract

【課題】最小限の固定遅延時間での可変遅延機能を実現する。
【解決手段】制御装置３００は、カスケード結合された複数の可変遅延モジュール１０１〜１０ｎに対し、被設定遅延時間と２段目以降のモジュールの固定遅延時間の総和とを比較し、被設定遅延時間がモジュール固定遅延時間の総和より小さい場合には、必要モジュール数を計算し、その計算された段数のモジュール出力をマルチプレクサ２００に選択させ、初段のモジュールに遅延時間を設定する。また、被設定遅延時間が上記固定遅延時間の総和より大きい場合には、全モジュールの最終段をマルチプレクサ２００に選択させ、全モジュールへの遅延設定時間を計算し設定する。
【選択図】図１

Description

本発明は、電気回路における遅延時間を変更可能な可変遅延装置及び遅延時間設定方法に関するものである。

従来の電気回路における可変遅延装置として、例えば、非特許文献１に、半導体遅延デバイスによる複数の可変遅延モジュールをカスケード結合したものがある。この装置では、入力端子から入力された電気信号がカスケード結合された可変遅延モジュールの初段に入力されると、制御装置が希望する入力端子から出力端子までの遅延時間に応じて各遅延デバイスの遅延時間を設定し、これによって入力端子から出力端子までの遅延時間を任意に設定可能としている。

マイクレル社製プログラマブルディレイライン http://www.micrel.com/_PDF/HBW/sy89295u.pdf マイクレル社製マルチプレクサ http://www.micrel.com/_PDF/HBW/sy10-100e164.pdf

しかしながら、従来の可変遅延装置では、可変遅延モジュールをカスケード結合しているため、遅延時間の可変域、すなわち使用する可変遅延モジュール数に比例した固定遅延が発生し累積してしまうという問題があった。
本発明は、上記の課題を解決するためになされたもので、入力・出力端子間に設定したい遅延時間に応じて必要な数の可変遅延モジュールのみを動的に接続することができ、最小限の固定遅延時間での可変遅延機能を実現する可変遅延装置および可変遅延設定方法を提供することを目的とする。

上記の課題を解決するため、本発明に係る可変遅延装置は、以下の態様で構成される。
（１）互いにカスケード結合され、初段入力端が入力端子に接続され、それぞれ任意の遅延時間が設定される複数の可変遅延モジュールと、前記複数の可変遅延モジュールそれぞれの出力から任意のモジュール出力を選択して出力端子に導出するマルチプレクサと、前記複数の可変遅延モジュール及びマルチプレクサの出力選択を制御する制御手段とを具備し、前記制御手段は、被設定遅延時間と２段目以降の可変遅延モジュールの固定遅延時間の総和との大小関係を比較する手段と、前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より小さい場合に、必要な可変遅延モジュールの段数を計算し、その計算された最終段のモジュール出力を前記マルチプレクサに選択させ、初段の可変遅延モジュールに遅延時間を設定する手段と、前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より大きい場合に、全ての可変遅延モジュールの最終段のモジュール出力をマルチプレクサに選択させ、全ての可変遅延モジュールへの遅延設定時間を計算し、遅延時間を設定する手段とを備える態様とする。

また、本発明に係る可変遅延設定方法は、以下の態様で構成される。
（２）互いにカスケード結合され、初段入力端が入力端子に接続され、それぞれ任意の遅延時間が設定される複数の可変遅延モジュールと、前記複数の可変遅延モジュールそれぞれの出力から任意のモジュール出力を選択して出力端子に導出するマルチプレクサとを備える可変遅延装置に用いられる可変遅延設定方法であって、被設定遅延時間と２段目以降の可変遅延モジュールの固定遅延時間の総和との大小関係を比較し、前記比較の結果、前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より小さい場合に、必要な可変遅延モジュールの段数を計算し、その計算された最終段のモジュール出力を前記マルチプレクサに選択させ、初段の可変遅延モジュールに遅延時間を設定し、前記比較の結果、被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より大きい場合に、全ての可変遅延モジュールの最終段のモジュール出力をマルチプレクサに選択させ、全ての可変遅延モジュールへの遅延設定時間を計算し、遅延時間を設定する態様とする。

本発明では、可変遅延モジュールをカスケード結合するだけでなく、各可変遅延モジュールの出力を途中で取り出すためのマルチプレクサを配置することで、最小限の固定遅延時間での可変遅延を設定することを可能としている。具体的には、設定したい遅延時間に応じて必要となる個数の可変遅延モジュールのみを選択し、動的に入力・出力端子間に接続することで、柔軟に遅延時間を設定可能な遅延装置を構成し、これによって入力から出力までの固定遅延時間を最小にすることが可能となるものである。

したがって、本発明によれば、入力・出力端子間に設定したい遅延時間に応じて必要な数の可変遅延モジュールのみを動的に接続することができ、最小限の固定遅延時間での可変遅延機能を実現する可変遅延装置および可変遅延設定方法を提供することができる。

本発明の実施形態に係る可変遅延装置の構成を示すブロック図である。図１に示す可変遅延装置の制御装置における制御の流れを示すフローチャートである。

添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。
図１は、本発明に係る可変遅延装置の構成を示すブロック図である。図１において、入力端子１０から入力された電気信号は、カスケード結合されたｎ個の可変遅延モジュール１０１〜１０ｎの初段に入力される。各可変遅延モジュール１０１〜１０ｎの出力端は、それぞれマルチプレクサ２００に接続される。

上記可変遅延モジュール１０１〜１０ｎ及びマルチプレクサ２００は制御信号線３０１を通じて制御装置３００に接続される。制御装置３００は、希望する入力端子１０から出力端子２０までの遅延時間に応じて、マルチプレクサ２００の入力選択および各遅延モジュール１００の遅延時間を設定する。また、制御装置３００は、マルチプレクサ２００において入力を選択することにより、可変遅延モジュール１０１〜１０ｎの何段目の出力を取り出すか選択する。これにより、選択された可変遅延モジュール１０ｉからの電気信号のみが出力端子２０に出力される。

次に、本発明における遅延時間の設定方法について、図２を用いて説明する。図２は、上記制御装置３００において、各可変遅延モジュール１０１〜１０ｎの遅延時間設定と、マルチプレクサ２００の入力選択を実行する場合の処理の流れを示すフローチャートである。

本実施形態では、ｎ個の可変遅延モジュール１０１〜１０ｎがカスケード結合されており、各可変遅延モジュール１０１〜１０ｎの出力がそれぞれマルチプレクサ２００にｎ個の入力として接続されている。この構成において、ｉ番目の可変遅延モジュール１０ｉの可変遅延時間をＴ_v-i、固定遅延時間をＴ_f-i、設定遅延時間をＴ_-iとする。また、全ての可変遅延時間Ｔ_v-j、固定遅延時間Ｔ_f-jおよび設定遅延時間Ｔ_-jの大小関係は、
Ｔ_v-i ≧ Ｔ_-i ＞Ｔ_f-j …（１）
であるとする。ただし、１≦ｉ、ｊ≦ｎである。

以下に、設定したい遅延時間Ｔの値に応じた遅延時間設定方法について述べる。
まず、設定したい遅延時間と、２段目以降の可変遅延モジュール１０２〜１０ｎの固定遅延時間の総和との大小関係を比較する手段５００では、ステップＳ１において、遅延時間Ｔと２段目以降の総和Ｔ_fを比較（判定）する。ただし、
Ｔ_f ＝ Σⁱ ₂ Ｔ_f-k …（２）
である。
（Ａ）手段５００における判定Ｓ１により、遅延時間ＴがＴ_fより小さい場合
設定したい遅延時間が２段目以降の複数の可変遅延モジュールの固定遅延時間の総和より小さい場合に遅延時間を設定する手段５０１を実行する。この手段５０１では、必要な可変遅延モジュール数ｉを計算し（ステップＳ２１）、マルチプレクサ２００の入力をｉに設定し（ステップＳ２２）、初段の可変遅延モジュールに遅延時間を設定する（ステップＳ２３）。

具体的には、以下のように可変遅延モジュール１０１〜１０ｉおよびマルチプレクサ２００を制御する。
まず、遅延時間Ｔが、
０ ≦ Ｔ＜Ｔ_f-2 …（３）
のときは、１番目の可変遅延モジュール１０１のみで遅延時間を設定する。よって、マルチプレクサ２００の入力として１を選択し、１番目の可変遅延モジュール１０１の設定遅延時間Ｔ_-1を、
Ｔ_-1 ＝Ｔ …（４）
とする。

一方、遅延時間Ｔが、
Ｔ_f-2 ≦ Ｔ＜Ｔ_f-2 ＋Ｔ_f-3 …（５）
のときは、マルチプレクサ２００の入力として２を選択し、１番目の可変遅延モジュール１０１の設定遅延時間Ｔ_-1を、
Ｔ_-1 ＝Ｔ − Ｔ_f-2 …（６）
とする。

一般的に、遅延時間Ｔが、
Σⁱ ₂ Ｔ_f-k ≦ Ｔ＜ Σⁱ⁺¹ ₂ Ｔ_f-k …（７）
のときは、マルチプレクサ２００の入力としてｉを選択し、１番目の可変遅延モジュール１０１の設定遅延時間Ｔ_-1を、
Ｔ_-1 ＝Ｔ − Σⁱ ₂ Ｔ_f-k …（８）
とする。ただし、ｉはｉ＜ｎである。
（Ｂ）手段５００における判定Ｓ１により、遅延時間ＴがＴ_f 以上の場合
設定したい遅延時間が２段目以降の複数の可変遅延モジュールの固定遅延時間の総和以上の場合に遅延時間を設定する手段５０２を実行する。この手段５０２では、マルチプレクサ２００の入力をｎに設定し（ステップＳ３１）、各モジュールへの遅延設定時間を計算し（ステップＳ３２）、各モジュールに遅延時間を設定する（ステップＳ３３）。

具体的には、以下のように可変遅延モジュール１０１〜１０ｎおよびマルチプレクサ２００を制御する。
まず、マルチプレクサ２００の入力としてｎを選択する。次に可変遅延モジュールには、遅延時間Ｔから固定遅延時間の総和Ｔ_f を差し引いた可変遅延モジュール設定時間Ｔ_v を設定する。ただし、
Ｔ_v ＝Ｔ − Ｔ_f …（９）
である。

ここで、可変遅延モジュール設定時間Ｔ_v が、
０ ≦ Ｔ_v ＜Ｔ_v-1 …（１０）
のときは、１番目の可変遅延モジュール１０１の設定遅延時間Ｔ_-1を、
Ｔ_-1 ＝Ｔ_v …（１１）
とする。

一方、可変遅延モジュール設定時間Ｔ_v が、
Σⁱ ₁ Ｔ_v-k ≦ Ｔ_v ＜ Σⁱ⁺¹ ₁ Ｔ_v-k …（１２）
のときは、１からｉ番目の可変遅延モジュール１０１〜１０ｉの設定遅延時間Ｔ_v-i を、各可変遅延モジュールの最大可変遅延時間と等しく、
Ｔ_-i ＝Ｔ_v-i …（１３）
と設定する。ただし、ｉ＜ｎである。

その上で、ｉ＋１番目の可変遅延モジュール１０ｉ＋１の設定遅延時間Ｔ_-i+1を、
Ｔ_-i+1 ＝Ｔ_v − Σⁱ ₁ Ｔ_v-k …（１４）
とする。
以上説明したように、手段５００、手段５０１および手段５０２により遅延時間の設定を行う。

ここで、本実施形態における可変遅延装置の最小遅延時間、最大遅延時間および可変遅延時間は、以下のよう求められる。
まず、入力端子１０から出力端子２０までの最小遅延時間Ｔ_minは、マルチプレクサ２００の入力を１、全ての設定遅延時間Ｔ_-iを０としたときであり、
Ｔ_min ＝Ｔ_f-1 ＋Ｔ_m …（１５）
となる。ただし、Ｔ_m はマルチプレクサ２００の固定遅延時間である。

また、最大遅延時間Ｔ_max は、マルチプレクサ２００の入力をｎ、全ての設定遅延時間Ｔ_-iをＴ_v-iにしたときであり、
Ｔ_max ＝ Σⁿ ₁ Ｔ_f-k ＋ Σⁿ ₁ Ｔ_v-k ＋Ｔ_m …（１６）
となる。
可変遅延装置全体での可変遅延時間Ｔ_var は、
Ｔ_var ＝Ｔ_max − Ｔ_min
＝ Σⁿ ₁ Ｔ_v-k ＋ Σⁿ ₂ Ｔ_f-k …（１７）
となる。

次に、従来の方法による可変遅延装置の最小遅延時間Ｔ_min-c 、最大遅延時間Ｔ_max-c および可変遅延時間Ｔ_var-c は、以下のようになる。
Ｔ_min-c ＝ Σⁿ ₁ Ｔ_ｆ-k …（１８）
Ｔ_max ＝ Σⁿ ₁ Ｔ_f-k ＋ Σⁿ ₁ Ｔ_v-k …（１９）
Ｔ_var-c ＝Ｔ_max − Ｔ_min
＝ Σⁿ ₁ Ｔ_v-k …（２０）
ここで、式（１５）および式（１８）より、
ΔＴ_min ＝Ｔ_min-c−Ｔ_min
＝ Σⁿ ₂ Ｔ_f-k −Ｔm …（２１）
ただし、ΔＴ_min は固定遅延時間の差である。

また、式（１７）および式（２０）より、
ΔＴ_var ＝Ｔ_var − Ｔ_var-c
＝ Σⁿ ₂ Ｔ_f-k …（２２）
ただし、ΔＴ_var は可変遅延時間の差である。
以上より、本実施形態によれば式（２１）の固定遅延時間をΔＴ_min減少させ、かつ、可変遅延時間をΔＴ_var 拡大することが可能になることが分かる。
ここで、最小遅延時間および最大遅延時間の改善例として、非特許文献１に示される遅延デバイスおよび非特許文献２に示されるマルチプレクサをそれぞれ可変遅延モジュール１０１〜１０ｎおよびマルチプレクサ２００に用いた場合についての例を示す。この遅延デバイスの可変遅延時間Ｔ_v-i は11.6ns、固定遅延時間Ｔ_f-i は3.2nsである。またマルチプレクサ２００の遅延時間Ｔ_m は1ns程度である。

従来の方法であれば、遅延時間範囲は32ns〜148nsであることから、可変遅延時間の範囲は116nsとなる。これに対し、本実施形態であれば、遅延時間範囲は4.2ns〜148nsとなり、可変遅延時間範囲は143.8nsになる。よって、式（２１）および式（２２）より、固定遅延時間を27.8ns短縮し、可変遅延時間範囲を28.8ns拡大できることが分かる。

以上説明したように、本実施形態の可変遅延装置によれば、固定遅延時間を最小化するとともに可変遅延時間範囲を拡大することが可能となる。
その他、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成を削除してもよい。さらに、異なる実施形態例に亘る構成要素を適宜組み合わせてもよい。

１０…入力端子
１０１〜１０ｎ…可変遅延モジュール
２０…出力端子
２００…マルチプレクサ
３００…制御装置
３０１…制御信号線

Claims

互いにカスケード結合され、初段入力端が入力端子に接続され、それぞれ任意の遅延時間が設定される複数の可変遅延モジュールと、
前記複数の可変遅延モジュールそれぞれの出力から任意のモジュール出力を選択して出力端子に導出するマルチプレクサと、
前記複数の可変遅延モジュール及びマルチプレクサの出力選択を制御する制御手段と
を具備し、
前記制御手段は、
被設定遅延時間と２段目以降の可変遅延モジュールの固定遅延時間の総和との大小関係を比較する手段と、
前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より小さい場合に、必要な可変遅延モジュールの段数を計算し、その計算された最終段のモジュール出力を前記マルチプレクサに選択させ、初段の可変遅延モジュールに遅延時間を設定する手段と、
前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より大きい場合に、全ての可変遅延モジュールの最終段のモジュール出力をマルチプレクサに選択させ、全ての可変遅延モジュールへの遅延設定時間を計算し、遅延時間を設定する手段と
を備えることを特徴とする可変遅延装置。
互いにカスケード結合され、初段入力端が入力端子に接続され、それぞれ任意の遅延時間が設定される複数の可変遅延モジュールと、前記複数の可変遅延モジュールそれぞれの出力から任意のモジュール出力を選択して出力端子に導出するマルチプレクサとを備える可変遅延装置に用いられる可変遅延設定方法であって、
被設定遅延時間と２段目以降の可変遅延モジュールの固定遅延時間の総和との大小関係を比較し、
前記比較の結果、前記被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より小さい場合に、必要な可変遅延モジュールの段数を計算し、その計算された最終段のモジュール出力を前記マルチプレクサに選択させ、初段の可変遅延モジュールに遅延時間を設定し、
前記比較の結果、被設定遅延時間が前記２段目以降の可変遅延モジュールの固定遅延時間の総和より大きい場合に、全ての可変遅延モジュールの最終段のモジュール出力をマルチプレクサに選択させ、全ての可変遅延モジュールへの遅延設定時間を計算し、遅延時間を設定することを特徴とする可変遅延設定方法。