JPWO2009016704A1 - 可変遅延回路、可変遅延回路制御方法及び入出力回路 - Google Patents

可変遅延回路、可変遅延回路制御方法及び入出力回路 Download PDF

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Abstract

基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、第１遅延部と同一の構成を有し、基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、第１遅延部又は第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、第１遅延信号と第２遅延信号との位相関係を判定する第１位相判定部と、第１位相判定部による位相判定結果に基づいて、第１遅延部の遅延時間と第２遅延部の遅延時間との差が所定値になるように、第１遅延部又は第２遅延部に対して同一の駆動能力を設定する駆動能力設定部とを備えた。

Description

本発明は、自動的に遅延量を調整することができる可変遅延回路、可変遅延回路制御方法及び入出力回路に関するものである。
従来のＶＤＬ（Variable Delay Line：可変遅延回路）は、遅延量が異なる複数のディレイパスを有する。また、従来のＶＤＬは、遅延量を判定する機構を持たないため、設計時の遅延量に従って最適なディレイパスを選択することにより遅延量を決定していた。
なお、本発明の関連ある従来技術として、可変遅延回路を構成する個々のインバータの遅延量にばらつきがあっても、２つのパルス信号が実質的に１８０度の位相差を有するように両パルス信号の位相差を調整できるようにした位相調整回路がある（例えば、特許文献１参照）。
特開２０００−３１５９４１号公報
しかしながら、従来のＶＤＬにおいて、外部入力信号の周波数に適した遅延量の調整精度及び調整範囲が確保できない場合がある。また、製造バラツキ、チップ内部の温度、電源電圧のドロップを考慮して遅延量を調整することができない。
本発明は上述した問題点を解決するためになされたものであり、基準信号に基づいて遅延量調整の精度及び範囲を設定することができる可変遅延回路、可変遅延回路制御方法及び入出力回路を提供することを目的とする。
上述した課題を解決するため、本発明の一態様は、基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する可変遅延回路であって、外部からの指示に従って駆動能力又は容量負荷を変化させることにより、前記基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、前記第１遅延部と同一の構成を有し、前記基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、前記第１遅延信号と前記第２遅延信号との位相関係を判定する第１位相判定部と、前記第１位相判定部による位相判定結果に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定部とを備える。
また、本発明の一態様は、基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する可変遅延回路の制御を行う可変遅延回路制御方法であって、外部からの指示に従って駆動能力又は容量負荷を変化させる第１遅延部に前記基準信号を入力して第１遅延信号を出力させると共に、前記第１遅延部と同一の構成を有する第２遅延部に前記基準信号を入力して第２遅延信号を出力させる第１遅延ステップと、前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定ステップと、前記第１遅延信号と前記第２遅延信号との位相関係に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定ステップとを実行する。
また、本発明の一態様は、基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する入出力回路であって、外部からの指示に従って駆動能力又は容量負荷を変化させることにより、前記基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、前記第１遅延部と同一の構成を有し、前記基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、前記第１遅延信号と前記第２遅延信号との位相関係を判定する第１位相判定部と、前記第１位相判定部による位相判定結果に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定部とを備える。
本実施の形態に係るＶＤＬの構成の一例を示す回路図である。 本実施の形態に係るＶＤＬマクロの構成の一例を示す回路図である。 本実施の形態に係る可変抵抗の構成の一例を示す回路図である。 本実施の形態に係る単位セルの遅延量の決定の一例を示す概念図である。 本実施の形態に係る精度調整処理の一例を示すフローチャートである。 本実施の形態に係る遅延量調整範囲の一例を示す概念図である。 本実施の形態に係る位相判定器の動作の一例を示す概念図である。 本実施の形態に係る遅延量調整処理の一例を示すフローチャートである。 本実施の形態に係る遅延量調整処理の一例を示す概念図である。 本実施の形態に係る位相調整回路付きＩ／Ｏ回路の構成の一例を示す回路図である。
以下、本発明の実施の形態の例について図面を参照しつつ説明する。
本実施の形態に係るＶＤＬ（可変遅延回路）は、位相判定機能を有し、遅延量調整範囲（調整範囲）が外部入力信号である周期信号の１周期（または２周期）になるように、遅延量調整範囲を調整することができる。また、遅延量調整範囲と共に、遅延量調整精度（分解能）を調整することができる。
本実施の形態に係るＶＤＬは、システム運用前において精度調整処理を行うことにより遅延量調整精度及び遅延量調整範囲を決定し、システム運用時において遅延量調整処理を行う。
まず、本実施の形態に係るＶＤＬの構成について説明する。
図１は、本実施の形態に係るＶＤＬの構成の一例を示す回路図である。このＶＤＬは、ＶＤＬマクロ１１ａ，１１ｂ、セレクタ１２、位相判定器（ＰＤ：Phase Detector）１３ａ（第１位相判定部），１３ｂ（第２位相判定部）、単位ディレイ設定回路１４（駆動能力設定部）、負荷数設定回路１５を備える。また、精度調整処理時には、ＶＤＬマクロ１１ａ，１１ｂ、セレクタ１２、位相判定器１３ａ、単位ディレイ設定回路１４を用い、遅延量調整処理時には、ＶＤＬマクロ１１ａ，１１ｂ、セレクタ１２、位相判定器１３ｂ、負荷数設定回路１５を用いる。
ＶＤＬマクロ１１ａ，１１ｂは、セレクタ１２を介して直列に接続され、ＶＤＬマクロ１１ａが前段、ＶＤＬマクロ１１ｂが後段となる。ＶＤＬの入力端子ＩＮへ入力される入力信号は、ＶＤＬマクロ１１ａとセレクタ１２へ出力される。セレクタ１２は、ＶＤＬマクロ１１ａの出力ＡとＩＮのいずれかを選択し、ＶＤＬマクロ１１ｂへ出力する。ＶＤＬマクロ１１ｂは、出力ＢをＶＤＬの出力端子ＯＵＴ、位相判定器１３ａ，１３ｂへ出力する。
位相判定器１３ａは、Ａ（第１遅延信号）とＢ（第２遅延信号）の位相比較を行い、位相比較結果を単位ディレイ設定回路１４へ出力する。単位ディレイ設定回路１４は、位相判定器１３ａによる位相比較結果に基づいて、ＶＤＬマクロ１１ａ，１１ｂにおける単位ディレイの設定を行う。入力端子Ｘへ入力されるデータ信号は、位相比較器１３ｂへ出力される。位相判定器１３ｂは、Ｘ（第３遅延信号）とＢ（第４遅延信号）の位相比較を行い、位相比較結果を負荷数設定回路１５へ出力する。負荷数設定回路１５は、位相判定器１３ｂによる位相比較結果に基づいて、ＶＤＬマクロ１１ａ，１１ｂにおける負荷数の設定を行う。
次に、ＶＤＬマクロ１１ａ，１１ｂの構成について説明する。
ＶＤＬマクロ１１ａ，１１ｂは、同一構造且つ同一数のＶＤＬセル１６で構成される。図２は、本実施の形態に係るＶＤＬマクロの構成の一例を示す回路図である。この例において、ＶＤＬマクロ１１ａは、４つのＶＤＬセルで構成され、４つのＶＤＬセル１６は、直列に接続される。ＶＤＬマクロ１１ｂもＶＤＬマクロ１１ａと同一の構成である。ＶＤＬセル１６は、インバータ２１、可変抵抗２２、可変静電容量２３で構成される。
可変抵抗２２の抵抗値は、単位ディレイ設定回路１４から出力される単位ディレイ設定ビットにより決定される。図３は、本実施の形態に係る可変抵抗の構成の一例を示す回路図である。可変抵抗２２は、複数のＰＭＯＳ（Ｐ型Metal Oxide Semiconductor：Ｐ型金属酸化物半導体）で構成され、単位ディレイ設定ビットによりＯＮになるＰＭＯＳの数が設定される。可変抵抗２２の抵抗により、ＶＤＬセル１６の駆動能力が決定される。抵抗値が小さいほど、駆動能力が大きくなる。
可変静電容量２３の静電容量値は、負荷数設定回路１５から出力される負荷数設定ビットにより決定される。可変静電容量２３は、Ｎ個のコンデンサで構成され、負荷数設定ビットにより接続されるコンデンサの数（容量負荷数）が設定される。従って、容量負荷数は、０からＮまでの範囲で設定される。
また、駆動能力と容量負荷数により、ＶＤＬセル１６の遅延量が決定される。図４は、本実施の形態に係る単位セルの遅延量の決定の一例を示す概念図である。この図において、縦軸は容量負荷数を示し、横軸はＶＤＬセル１６の遅延量（遅延時間）を示す。ＶＤＬセル１６の容量負荷数が大きいほど、ＶＤＬセル１６の遅延量が大きくなる。
また、最大駆動能力は、可変抵抗２２の抵抗を最小に設定した場合の駆動能力であり、最小駆動能力は、可変抵抗２２の抵抗を最大に設定した場合の駆動能力である。最大駆動能力時と記したラインは、駆動能力を最大に固定した場合の容量負荷数と遅延量の関係を示す。同様に、最小駆動能力時と記したラインは、駆動能力を最小に固定した場合の容量負荷数と遅延量の関係を示す。ＶＤＬセル１６の駆動能力が小さいほど、ＶＤＬセル１６の遅延量が大きくなる。
遅延量調整処理において駆動能力を固定して容量負荷数だけで遅延量を制御する場合、遅延量調整範囲は、容量負荷数Ｎの場合の遅延量と容量負荷数０の場合の遅延量との差になる。従って、駆動能力が小さいほど、遅延量調整範囲は広く、調整精度（分解能）は粗くなる。
次に、システム運用前における精度調整処理について説明する。
以後、ＶＤＬマクロ１１ａを前段部と呼び、ＶＤＬマクロ１１ｂを後段部と呼ぶ。
図５は、本実施の形態に係る精度調整処理の一例を示すフローチャートである。セレクタ１２が精度調整処理時のパス（入力としてＩＮを選択）に切り替えられることにより、ＩＮが前段部と後段部の両方に入力される（Ｓ１１）。ここで、前段部出力Ａと前段部をバイパスした後段部出力Ｂとが位相判定器１１ａへ入力される。負荷数設定回路１５は、前段部の容量負荷数を最小（０）に、後段部の容量負荷数を最大（Ｎ）に設定し、以後、それぞれの容量負荷数を固定とする（Ｓ１３）。
単位ディレイ設定回路１４は、前段部と後段部における可変抵抗２２の抵抗値（単位ディレイ）を最小（最大駆動能力）にすることにより、遅延量を最小に設定する（Ｓ１４）。ターゲット周波数を有するシステム基準信号（基準信号）がＩＮに入力される（Ｓ１５）。単位ディレイ設定回路１４は、位相判定器１３ａの位相比較結果に基づいて、前段部と後段部における抵抗値を増加させていく（Ｓ１６）。
図６は、本実施の形態に係る遅延量調整範囲の一例を示す概念図である。この図において、縦軸は容量負荷数を示し、横軸は前段部または後段部の遅延量（遅延時間）を示す。また、この図において、左側は精度調整処理前（最大駆動能力時）における前段部と後段部の遅延量を示し、右側は精度調整処理後における前段部と後段部の遅延量を示す。
処理Ｓ１６によれば、前段部と後段部の遅延量差がターゲット周波数における１／２周期に等しくなるところで、前段部と後段部における抵抗値の変化は停止する。つまり、前段部の遅延量をＴａ、後段部の遅延量をＴｂ、ターゲット周波数の周期をＣｙｃｌｅとすると、前段部と後段部の遅延量差（Ｔｂ−Ｔａ）＝Ｃｙｃｌｅ／２となる。ここで、遅延量差の初期値は、Ｃｙｃｌｅ／２以下であるとする。この遅延量差は、前段部または後段部だけの遅延量調整範囲となる。
また、図６において、直線Ｔ１は、精度調整処理前（前段部及び後段部の駆動能力が初期値（最大値））における前段部の遅延量と後段部の遅延量とを結んだものであり、この状態で容量負荷数を制御した場合の遅延量の変化を示す。同様に、直線Ｔ２は、精度調整処理後における前段部の遅延量と後段部の遅延量とを結んだものであり、この状態で容量負荷数を制御した場合の遅延量の変化を示す
精度調整処理前（Ｓ１４）において、遅延量は最小となり、前段部の遅延量調整範囲は最小となる。また、精度調整処理後により、駆動能力を減少させた（単位ディレイを増加させた）結果、前段部の遅延量調整範囲は、ターゲット周波数における１／２周期すなわちＣｙｃｌｅ／２となる。
次に、位相判定器１３ａの動作について説明する。
位相判定器１３ａ，１３ｂは、ＦＦ（Flip-Flop）により実現される。ＦＦのクロック入力には前段部出力Ａが入力され、ＦＦのデータ入力には後段部出力Ｂが入力される。図７は、本実施の形態に係る位相判定器の動作の一例を示す概念図である。左側は、遅延量差（Ｔｂ−Ｔａ）が不足（Ｃｙｃｌｅ／２より小さい）のケースを表し、右側は、遅延量差が過剰（Ｃｙｃｌｅ／２より大きい）のケースを表す。それぞれのケースにおいて、上からＩＮの波形、Ｂの波形、Ａの波形、位相比較結果（ＦＦ出力）の値を表す。位相判定器１３ａのＦＦは、クロック入力の波形の立ち上がりにおけるデータ入力の値を位相比較結果として出力する。
遅延量差が不足のケースにおいて、位相判定器１３ａは位相比較結果として“０”を出力する。この値を受け取った単位ディレイ設定回路１４は、前段部及び後段部の抵抗値を増加させる（遅延量を増加させる）。一方、遅延量差が過剰のケースにおいて、位相判定器１３ａは位相比較結果として“１”を出力する。この値を受け取った単位ディレイ設定回路１４は、前段部及び後段部の抵抗値を減少させる（遅延量を減少させる）。この動作により、遅延量差をＣｙｃｌｅ／２に一致させることができる。
次に、システム運用時における遅延量調整処理について説明する。
図８は、本実施の形態に係る遅延量調整処理の一例を示すフローチャートである。まず、セレクタ１２が遅延量調整処理時のパス（入力としてＡを選択）に切り替えられることにより、前段部出力Ａが後段部に入力される（Ｓ２１）。ここで、データ及びシステム基準信号のいずれか一方がＩＮに入力され、他方がＸに入力される。単位ディレイ設定回路１４は、位相比較結果による制御を停止し、単位ディレイ設定ビット（抵抗値）を精度調整処理により決定された値に固定する（Ｓ２２）。負荷数設定回路１５は、位相判定器１３ｂの位相比較結果に基づいて容量負荷数を制御する（Ｓ２３）。
図９は、本実施の形態に係る遅延量調整処理の一例を示す概念図である。この図において、縦軸は容量負荷数を表し、横軸はＶＤＬの遅延量（遅延時間）を表す。遅延量調整処理により容量負荷数が０に設定された場合、ＶＤＬの遅延量は最小となり、精度調整処理後の前段部の遅延量Ｔａの２倍になる。また、遅延量調整処理により容量負荷数がＮに設定された場合、ＶＤＬの遅延量は最大となり、精度調整処理後の後段部の遅延量Ｔｂの２倍になる。従って、精度調整処理により前段部と後段部の遅延量差がＣｙｃｌｅ／２に設定された状態で、前段部と後段部が直列に接続されることにより、ＶＤＬの遅延量調整範囲は、２（Ｔｂ−Ｔａ）＝Ｃｙｃｌｅ（外部入力信号の１周期）に等しくなる。
また、遅延量調整精度（遅延量調整単位）は、次式により与えられる。
遅延量調整精度＝Ｃｙｃｌｅ／Ｎ
遅延量調整処理時、Ｂは、ＩＮに対して前段部と後段部の遅延を与えた信号となる。また、位相判定器１３ｂにおいて、ＦＦのクロック入力にＢが入力され、ＦＦのデータ入力にＸが入力され、位相判定器１３ａと同様にして位相比較結果を出力する。位相比較結果を受け取った負荷数設定回路１５は、位相比較結果が“１”のときに負荷数を減少させ、位相比較結果が“０”のときに負荷数を増加させる。この動作により、Ｂの立ち上がりのタイミングをＸの立ち上がりのタイミングに合わせることができる。
なお、位相判定器１３ａと位相判定器１３ｂは、１つの位相判定器を共用する構成とし、精度調整処理時に位相判定器１３ａとして遅延量調整処理時に位相判定器１３ｂとして用いても良い。
以上説明したように、本実施の形態に係るＶＤＬは、遅延量調整範囲をシステム基準信号の１周期に合わせ、遅延量調整精度（分解能）をシステム基準信号の１周期の１／Ｎに合わせることができる。これにより、自動的にシステム基準信号の周波数に適した遅延量調整範囲と遅延量調整精度を得ることができる。
なお、精度調整処理における遅延量差を１周期に合わせることにより、遅延量調整処理における遅延量調整範囲を２周期としても良い。
次に、本実施の形態に係るＶＤＬを適用した位相調整回路について説明する。
システム運用前において、ＶＤＬのＩＮにシステム基準信号（クロック）が接続され、ＶＤＬは精度調整処理を行う。精度調整処理において、ＶＤＬは、システム基準信号の前段部出力とシステム基準信号の後段部出力との位相関係を判定することにより、遅延量調整範囲及び遅延量調整精度の調整を行う。ここでは、システム運用時において、ＶＤＬのＩＮにデータが接続され、ＶＤＬのＸにシステム基準信号が接続され、ＶＤＬは遅延量調整処理を行う。遅延量調整処理において、ＶＤＬは、システム基準信号とデータの後段部出力との位相関係を判定することにより、データ出力の位相がシステム基準信号に一致するように遅延量の調整を行う。
次に、本実施の形態に係るＶＤＬを適用した位相調整回路付きＩ／Ｏ回路（入出力回路）について説明する。
上述した位相調整回路をＩ／Ｏ回路に適用することにより、各データビット間のスキューによらず伝送可能なＩ／Ｏ回路（Ｉ／Ｏマクロ）を実現することができる。図１０は、本実施の形態に係る位相調整回路付きＩ／Ｏ回路の構成の一例を示す回路図である。この図において、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１と比較すると、新たにＮ個のＩ／Ｏ回路３１を備える。Ｉ／Ｏ回路３１は、ＶＤＬ４１、Ｉ／Ｏ４２（バッファアンプ）、ＦＦ４３（保持部）を備える。図１と比較すると、ＶＤＬ４１は、新たにセンサ４４を備える。この例において、位相判定器１３ｂのＦＦにおけるクロック入力とデータ入力は、上述した接続と逆になる。
ｉ（ｉ＝１，２，…Ｎ）番目のＩ／Ｏ回路３１は、入力端子としてＣＬＫ及びＩＮｉを備え、出力端子としてＣＬＫｉ、ＯＵＴｉを有する。ＣＬＫは、Ｎ個のＩ／Ｏ回路３１に共通である。ＣＬＫにはシステム基準信号が入力され、ＩＮｉには、それぞれデータが入力される。
ここでは、１番目のＩ／Ｏ回路３１について説明する。ＣＬＫは、ＶＤＬ４１のＩＮに入力される。ＩＮ１は、Ｉ／Ｏ４２で増幅される。Ｉ／Ｏ４２出力は、ＶＤＬ４１のＸに入力されると共に、ＦＦ４３のデータ入力に入力される。ＶＤＬ４１のＯＵＴは、ＦＦ４３のクロック入力に入力される。ＦＦ４３の出力は、ＯＵＴ１に出力される。
また、センサ４４は、温度センサであり、温度が所定値に達した場合にセレクタ１２を精度調整処理時のパスに切り替え、精度調整処理を行う。これにより、温度の変動に対して遅延量調整精度を追従させることができる。なお、センサ４４は、タイマーで、定期的に精度調整処理を行うようにしても良い。これにより温度等の環境の変動に対して遅延量調整精度を追従させることができる。
システム運用前に精度調整処理を行うことにより、遅延量調整範囲はシステム基準信号の１周期に調整される。また、システム運用時に遅延量調整処理を行うことにより、ＦＦ４３におけるデータ入力のタイミングをクロック入力のタイミングに追従させることができる。従って、適切な遅延量調整精度及び遅延量調整範囲が設定されることにより、温度や電源電圧の変動に影響されないビットスキュー調整が可能となる。なお、ＣＬＫとＩＮ１の接続を逆にする場合、位相判定器１３ｂのＦＦにおけるクロック入力及びデータ入力を逆に接続すると共に、ＦＦ４３におけるクロック入力及びデータ入力を逆に接続する。あるいは、ＩＮ１にＶＤＬ４１を接続する。
なお、第１容量負荷設定部は、本実施の形態における精度調整処理時の負荷数設定部に対応する。また、第２容量負荷設定部は、本実施の形態における遅延量調整処理時の負荷数設定部に対応する。
また、第１遅延ステップは、実施の形態における処理Ｓ１１に対応する。また、第１容量負荷設定ステップは、処理Ｓ１３に対応する。また、駆動能力設定ステップは、実施の形態における処理Ｓ１４〜Ｓ１６に対応する。また、第２遅延ステップは、実施の形態における処理Ｓ２１に対応する。また、第２容量負荷設定ステップは、実施の形態における処理Ｓ２３に対応する。
本可変遅延回路、可変遅延回路設定制御及び入出力回路によれば、基準信号に基づいて遅延量調整の精度及び範囲を設定することができる。
図５は、本実施の形態に係る精度調整処理の一例を示すフローチャートである。セレクタ１２が精度調整処理時のパス（入力としてＩＮを選択）に切り替えられることにより、ＩＮが前段部と後段部の両方に入力される（Ｓ１１）。ここで、前段部出力Ａと前段部をバイパスした後段部出力Ｂとが位相判定器１３ａへ入力される。負荷数設定回路１５は、前段部の容量負荷数を最小（０）に、後段部の容量負荷数を最大（Ｎ）に設定し、以後、それぞれの容量負荷数を固定とする（Ｓ１３）。

Claims (20)

  1. 基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する可変遅延回路であって、
    外部からの指示に従って駆動能力又は容量負荷を変化させることにより、前記基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、
    前記第１遅延部と同一の構成を有し、前記基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、
    前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、
    前記第１遅延信号と前記第２遅延信号との位相関係を判定する第１位相判定部と、
    前記第１位相判定部による位相判定結果に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定部と
    を備える可変遅延回路。
  2. 請求の範囲第１項に記載の可変遅延回路において、
    前記第１遅延部は、前記基準信号又はデータのいずれか一方が入力されると共に該入力に遅延を与えた第３遅延信号を出力し、
    前記第２遅延部は、前記第３遅延信号が入力されると共に該入力に遅延を与えた第４遅延信号を出力し、
    更に、前記基準信号又はデータのいずれか他方である入力信号と前記第４遅延信号との位相関係を判定する第２位相判定部と、
    前記第１位相判定部による位相判定結果に基づいて、前記入力信号と前記第４遅延信号との位相が一致するように、前記第１遅延部又は前記第２遅延部に対して同一の容量負荷を設定する前記第２容量負荷設定部と
    を備える可変遅延回路。
  3. 請求の範囲第１項に記載の可変遅延回路において、
    第１容量負荷設定部は、前記第１遅延部又は前記第２遅延部のいずれか一方に最小の容量負荷を設定し、前記第１遅延部又は前記第２遅延部のいずれか他方に最大の容量負荷を設定する可変遅延回路。
  4. 請求の範囲第１項に記載の可変遅延回路において、
    前記所定値は、前記基準信号の１／２周期または１周期である可変遅延回路。
  5. 請求の範囲第１項に記載の可変遅延回路において、
    第１遅延部又は第２遅延部は、それぞれ少なくとも１つの遅延回路で構成され、前記遅延回路は、インバータ、可変抵抗、可変静電容量を備える可変遅延回路。
  6. 請求の範囲第５項に記載の可変遅延回路において、
    前記駆動能力設定部は、前記可変抵抗の抵抗値を設定することにより第１遅延部又は第２遅延部の駆動能力を設定し、
    前記第１容量負荷設定部は、前記可変静電容量の静電容量を設定することにより第１遅延部又は第２遅延部の容量負荷を設定する可変遅延回路。
  7. 請求の範囲第１項に記載の可変遅延回路において、
    前記駆動能力設定部は、前記差が前記所定値より小さい場合に、前記第１遅延部又は前記第２遅延部の駆動能力を減少させ、前記差が前記所定値より大きい場合に、前記第１遅延部又は前記第２遅延部の駆動能力を増加させる可変遅延回路。
  8. 請求の範囲第２項に記載の可変遅延回路において、
    前記第２容量負荷設定部は、前記第４遅延信号の位相が前記入力信号の位相より遅れている場合に、前記第１遅延部又は前記第２遅延部の容量負荷を減少させ、前記第４遅延信号の位相が前記入力信号の位相より進んでいる場合、前記第１遅延部又は前記第２遅延部の容量負荷を増加させる可変遅延回路。
  9. 請求の範囲第２項に記載の可変遅延回路において、
    前記第１容量負荷設定部又は前記第２容量負荷設定部は、同一の容量負荷設定部で構成される可変遅延回路。
  10. 請求の範囲第２項に記載の可変遅延回路において、
    前記第１位相判定部又は前記第２位相判定部は、同一の位相判定部で構成される可変遅延回路。
  11. 基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する可変遅延回路の制御を行う可変遅延回路制御方法であって、
    外部からの指示に従って駆動能力又は容量負荷を変化させる第１遅延部に前記基準信号を入力して第１遅延信号を出力させると共に、前記第１遅延部と同一の構成を有する第２遅延部に前記基準信号を入力して第２遅延信号を出力させる第１遅延ステップと、
    前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定ステップと、
    前記第１遅延信号と前記第２遅延信号との位相関係に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定ステップと
    を実行する可変遅延回路制御方法。
  12. 請求の範囲第１１項に記載の可変遅延回路制御方法において、
    更に、前記第１遅延部に前記基準信号又はデータのいずれか一方を入力して第３遅延信号を出力させ、前記第２遅延部に前記第３遅延信号を入力して第４遅延信号を出力させる第２遅延ステップと、
    前記基準信号又はデータのいずれか他方である入力信号と前記第４遅延信号との位相関係に基づいて、前記入力信号と前記第４遅延信号との位相が一致するように、前記第１遅延部又は前記第２遅延部に対して同一の容量負荷を設定する前記第２容量負荷設定ステップと
    を実行する可変遅延回路制御方法。
  13. 請求の範囲第１１項に記載の可変遅延回路制御方法において、
    第１容量負荷設定ステップは、前記第１遅延部又は前記第２遅延部のいずれか一方に最小の容量負荷を設定し、前記第１遅延部又は前記第２遅延部のいずれか他方に最大の容量負荷を設定する可変遅延回路制御方法。
  14. 請求の範囲第１１項に記載の可変遅延回路制御方法において、
    前記所定値は、前記基準信号の１／２周期または１周期である可変遅延回路制御方法。
  15. 請求の範囲第１１項に記載の可変遅延回路制御方法において、
    第１遅延部又は第２遅延部は、それぞれ少なくとも１つの遅延回路で構成され、前記遅延回路は、インバータ、可変抵抗、可変静電容量を備える可変遅延回路制御方法。
  16. 請求の範囲第１５項に記載の可変遅延回路制御方法において、
    前記駆動能力設定ステップは、前記可変抵抗の抵抗値を設定することにより第１遅延部又は第２遅延部の駆動能力を設定し、
    前記第１容量負荷設定ステップは、前記可変静電容量の静電容量を設定することにより第１遅延部又は第２遅延部の容量負荷を設定する可変遅延回路制御方法。
  17. 請求の範囲第１１項に記載の可変遅延回路制御方法において、
    前記駆動能力設定ステップは、前記差が前記所定値より小さい場合に、前記第１遅延部又は前記第２遅延部の駆動能力を減少させ、前記差が前記所定値より大きい場合に、前記第１遅延部又は前記第２遅延部の駆動能力を増加させる可変遅延回路制御方法。
  18. 請求の範囲第１２項に記載の可変遅延回路制御方法において、
    前記第２容量負荷設定ステップは、前記第４遅延信号の位相が前記入力信号の位相より遅れている場合に、前記第１遅延部又は前記第２遅延部の容量負荷を減少させ、前記第４遅延信号の位相が前記入力信号の位相より進んでいる場合、前記第１遅延部又は前記第２遅延部の容量負荷を増加させる可変遅延回路制御方法。
  19. 基準信号又はデータのいずれか一方に与える遅延を前記基準信号又はデータのいずれか他方に基づいて調整する入出力回路であって、
    外部からの指示に従って駆動能力又は容量負荷を変化させることにより、前記基準信号が入力されると共に該入力に遅延を与えた第１遅延信号を出力する第１遅延部と、
    前記第１遅延部と同一の構成を有し、前記基準信号が入力されると共に該入力に遅延を与えた第２遅延信号を出力する第２遅延部と、
    前記第１遅延部又は前記第２遅延部のいずれか一方に他方と異なる大きさの容量負荷を設定する第１容量負荷設定部と、
    前記第１遅延信号と前記第２遅延信号との位相関係を判定する第１位相判定部と、
    前記第１位相判定部による位相判定結果に基づいて、前記第１遅延部の遅延時間と前記第２遅延部の遅延時間との差が所定値になるように、前記第１遅延部又は前記第２遅延部に対して同一の駆動能力を設定する駆動能力設定部と
    を備える入出力回路。
  20. 請求の範囲第１９項に記載の入出力回路において、
    前記第１遅延部は、前記基準信号又はデータのいずれか一方である第１入力信号が入力されると共に該入力に遅延を与えた第３遅延信号を出力することができ、
    前記第２遅延部は、前記第３遅延信号が入力されると共に該入力に遅延を与えた第４遅延信号を出力し、
    更に、前記基準信号又はデータのいずれか他方である第２入力信号と前記第４遅延信号との位相関係を判定する第２位相判定部と、
    前記第１位相判定部による位相判定結果に基づいて、前記第２入力信号と前記第４遅延信号との位相が一致するように、前記第１遅延部又は前記第２遅延部に対して同一の容量負荷を設定する前記第２容量負荷設定部と、
    前記第１入力信号又は前記第２入力信号のいずれか一方のタイミングで他方の値を保持する保持部と
    を備える入出力回路。
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JP2675455B2 (ja) * 1991-06-28 1997-11-12 三洋電機株式会社 可変遅延装置
JP3758121B2 (ja) * 1999-01-04 2006-03-22 株式会社リコー 補正回路
JP2000315941A (ja) * 1999-04-30 2000-11-14 Matsushita Electric Ind Co Ltd 位相調整回路
JP2001075671A (ja) * 1999-09-08 2001-03-23 Nec Corp 位相補償回路
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路

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