KR20220094568A - 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로 - Google Patents

듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로 Download PDF

Info

Publication number
KR20220094568A
KR20220094568A KR1020200185905A KR20200185905A KR20220094568A KR 20220094568 A KR20220094568 A KR 20220094568A KR 1020200185905 A KR1020200185905 A KR 1020200185905A KR 20200185905 A KR20200185905 A KR 20200185905A KR 20220094568 A KR20220094568 A KR 20220094568A
Authority
KR
South Korea
Prior art keywords
signal
input
duty
output
combination
Prior art date
Application number
KR1020200185905A
Other languages
English (en)
Inventor
양대호
손관수
정요한
조동신
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200185905A priority Critical patent/KR20220094568A/ko
Priority to US17/229,348 priority patent/US11522529B2/en
Priority to CN202110664384.7A priority patent/CN114696801A/zh
Publication of KR20220094568A publication Critical patent/KR20220094568A/ko
Priority to US17/979,583 priority patent/US11671076B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 기술은 복수의 제어 신호들 중에서 하나에 따라 차동 입력 신호를 제 1 및 제 2 출력 신호의 제 1 조합으로서 출력하는 동작과, 차동 입력 신호를 상기 제 1 및 제 2 출력 신호의 제 2 조합으로서 출력하는 동작 중에서 적어도 하나를 수행하도록 구성된 입력 전환부; 및 상기 제 1 출력 신호를 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 제 2 입력 단에 입력 받으며, 상기 복수의 제어 신호들 중에서 다른 적어도 하나에 따라 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 듀티 검출 신호를 생성하고, 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기를 포함할 수 있다.

Description

듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로{DUTY CYCLE DETECTION CIRCUIT AND DUTY CYCLE CORRECTION CIRCUIT INCLUDING THE DUTY CYCLE DETECTION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이틀 보정 회로에 관한 것이다.
반도체 메모리 그리고 반도체 메모리를 제어하는 CPU 또는 GPU와 같이 클럭 신호에 기반하여 동작하는 반도체 회로에 있어서, 클럭 신호의 듀티가 정확히 제어되는 것은 매우 중요하다. 예를 들어, 클럭 신호의 라이징 에지와 폴링 에지에서 데이터가 입/출력되는 반도체 메모리에서, 클럭 신호의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다.
따라서 클럭 신호에 기반하여 동작하는 다양한 반도체 회로에서 클럭 신호의 듀티를 보정해주기 위한 듀티 싸이클 보정 회로가 사용된다. 참고로, 클럭 신호의 듀티가 50%라 함은 클럭 신호의 '하이'레벨 구간과 '로우'레벨 구간의 길이가 동일하다는 것을 의미한다.
듀티 싸이클 보정 회로는 입력 신호 즉, 클럭 신호의 듀티를 검출하기 위한 듀티 싸이클 검출 회로가 필수적으로 포함될 수 있다. 듀티 싸이클 검출 회로는 프로세스 변동으로 인한 오프셋을 포함할 수 있고, 오프셋이 듀티 싸이클 검출 회로의 출력에 영향을 끼쳐 듀티 싸이클 보정의 정확도를 감소시킬 수 있다.
본 발명의 실시예는 듀티 싸이클 검출 과정의 오프셋을 안정적으로 보상할 수 있는 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로를 제공한다.
본 발명의 실시예는 복수의 제어 신호들 중에서 하나에 따라 차동 입력 신호를 제 1 및 제 2 출력 신호의 제 1 조합으로서 출력하는 동작과, 차동 입력 신호를 상기 제 1 및 제 2 출력 신호의 제 2 조합으로서 출력하는 동작 중에서 적어도 하나를 수행하도록 구성된 입력 전환부; 및 상기 제 1 출력 신호를 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 제 2 입력 단에 입력 받으며, 상기 복수의 제어 신호들 중에서 다른 적어도 하나에 따라 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 듀티 검출 신호를 생성하고, 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기를 포함할 수 있다.
본 발명의 실시예는 입력 전환 제어 신호가 제 1 레벨인 경우 차동 입력 신호를 제 1 및 제 2 출력 신호의 제 1 조합으로서 출력하고, 상기 입력 전환 제어 신호가 제 2 레벨인 경우 상기 차동 입력 신호를 상기 제 1 및 제 2 출력 신호의 제 2 조합으로서 출력하도록 구성된 입력 전환부; 상기 제 1 출력 신호를 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 제 2 입력 단에 입력 받으며, 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 듀티 검출 신호를 생성하고, 오프셋 조정 코드에 따라 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기; 및 상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 비교하여 상기 오프셋 조정 코드를 생성하도록 구성된 오프셋 제어 로직을 포함할 수 있다.
본 발명의 실시예는 듀티 검출 신호에 따라 차동 클럭 신호의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호로서 출력하도록 구성된 듀티 조정부; 및 제 1 입력 단과 제 2 입력 단에 상기 듀티 조정된 차동 클럭 신호의 제 1 조합과 제 2 조합 각각을 시차를 두고 입력하여 생성한 현재의 듀티 검출 신호와 이전의 듀티 검출 신호를 서로 비교하여 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 듀티 검출 회로를 포함할 수 있다.
본 기술은 듀티 싸이클 검출 과정의 오프셋을 안정적으로 보상함으로써 듀티 싸이클 검출 성능 및 듀티 싸이클 보정 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 듀티 싸이클 보정 회로의 구성을 나타낸 도면,
도 2는 도 1에 따른 듀티 조정부의 구성을 나타낸 도면,
도 3은 도 1의 듀티 검출 회로의 구성을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로의 구성을 나타낸 도면,
도 5는 도 4의 듀티 검출 회로의 구성을 나타낸 도면,
도 6은 도 5의 입력 전환부의 구성을 나타낸 도면,
도 7은 도 5의 비교기의 구성을 나타낸 도면이고,
도 8은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로의 오프셋 조정 방법을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 듀티 싸이클 보정 회로(100)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 듀티 싸이클 보정 회로(100)는 듀티 조정부(101), 듀티 검출 회로(102) 및 제어부(103)를 포함할 수 있다.
듀티 조정부(101)는 듀티 검출 신호(OUTP, OUTN)에 따라 입력 신호 즉, 차동 클럭 신호(CLK, CLKB)의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)로서 출력할 수 있다.
듀티 조정부(101)는 복수의 제어 신호들(CTRL) 중에서 적어도 하나 및 듀티 검출 신호(OUTP, OUTN)에 따라 입력 신호 즉, 차동 클럭 신호(CLK, CLKB)의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)로서 출력할 수 있다.
듀티 검출 회로(102)는 입력 신호 즉, 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 듀티를 검출하여 듀티 검출 신호(OUTP, OUTN)를 생성할 수 있다.
듀티 검출 회로(102)는 복수의 제어 신호들(CTRL) 중에서 적어도 하나에 따라 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정할 수 있다.
제어부(103)는 듀티 검출 신호(OUTP, OUTN)에 따라 듀티 조정부(101)와 듀티 검출 회로(102) 중에서 적어도 하나의 동작을 제어하기 위한 복수의 제어 신호들(CTRL)을 생성할 수 있다.
제어부(103)와 듀티 검출 회로(102) 중에서 적어도 하나는 인에이블 신호(DCCON)에 따라 활성화될 수 있다.
도 2는 도 1에 따른 듀티 조정부(101)의 구성을 나타낸 도면이다.
도 2를 참조하면, 듀티 조정부(101)는 제 1 및 제 2 커패시터(101-1 101-2)와 제 1 내지 제 3 트랜지스터(101-3, 101-4, 101-5)를 포함할 수 있다.
제 1 트랜지스터(101-3)는 드레인 단이 제 1 노드(NOD1)와 연결되고, 게이트에 차동 클럭 신호(CLK, CLKB) 중에서 어느 하나 예를 들어, CLK가 입력될 수 있다.
듀티 검출 신호(OUTP, OUTN) 중에서 어느 하나 예를 들어, OUTP가 제 1 전원으로서 제 1 노드(NOD1)에 인가될 수 있다.
제 2 트랜지스터(101-4)는 드레인 단이 제 2 노드(NOD2)와 연결되고, 게이트에 차동 클럭 신호(CLK, CLKB) 중에서 다른 하나 예를 들어, CLKB가 입력될 수 있다.
듀티 검출 신호(OUTP, OUTN) 중에서 다른 하나 예를 들어, OUTN이 제 2 전원으로서 제 2 노드(NOD2)에 인가될 수 있다.
제 3 트랜지스터(101-5)는 드레인 단이 제 1 트랜지스터(101-3)의 드레인 단 및 제 2 트랜지스터(101-4)는 드레인 단과 공통 연결되고, 게이트 단에 인에이블 신호(DCCON)가 입력되며, 소오스 단이 접지단과 연결될 수 있다.
제 1 커패시터(101-1)는 제 1 노드(NOD1)와 접지단 사이에 제 1 트랜지스터(101-3)와 병렬로 연결될 수 있다.
제 2 커패시터(101-2)는 제 2 노드(NOD2)와 접지단 사이에 제 2 트랜지스터(101-4)와 병렬로 연결될 수 있다.
제 1 노드(NOD1)를 통해 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC) 중에서 어느 하나 예를 들어, CLKBDC가 출력될 수 있다.
제 2 노드(NOD2)를 통해 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC) 중에서 다른 하나 예를 들어, CLKDC가 출력될 수 있다.
이와 같이 구성된 듀티 조정부(101)의 동작을 설명하면 다음과 같다.
인에이블 신호(DCCON)의 하이 레벨 구간 동안 제 3 트랜지스터(101-5)가 턴 온 되어 듀티 조정부(101)의 전류 패스를 활성화 시킨다.
한편, 인에이블 신호(DCCON)의 로우 레벨 구간에는 제 3 트랜지스터(101-5)가 턴 오프 되므로 듀티 조정부(101)의 전류 패스가 차단되고 그에 따라 듀티 조정부(101)의 동작이 중지될 수 있다.
CLK의 로우 레벨 구간 동안 제 1 트랜지스터(101-3)가 턴 오프 됨에 따라 제 1 커패시터(101-1)를 OUTP 레벨로 충전시키고, CLK의 하이 레벨 구간 동안 제 1 트랜지스터(101-3)가 턴 온 됨에 따라 제 1 커패시터(101-1)를 방전시킴으로써 CLKBDC를 생성할 수 있다.
마찬가지로 CLKB의 로우 레벨 구간 동안 제 2 트랜지스터(101-4)가 턴 오프 됨에 따라 제 2 커패시터(101-4)를 OUTN 레벨로 충전시키고, CLKB의 하이 레벨 구간 동안 제 2 트랜지스터(101-4)가 턴 온 됨에 따라 제 2 커패시터(101-2)를 방전시킴으로써 CLKDC를 생성할 수 있다.
도 3은 도 1의 듀티 검출 회로의 구성(102)을 나타낸 도면이다.
도 3을 참조하면, 듀티 검출 회로(102)는 비교기(111), 제 1 트랜지스터(112), 제 2 트랜지스터(113), 커패시터(115), 제 1 로직 게이트(116-1), 제 2 로직 게이트(116-2), 전류 소스(117-1), 전류 싱크(117-2) 및 복수의 스위치들(118-1 - 118-7)를 포함할 수 있다.
비교기(111)는 제 1 입력 단(+)과 제 2 입력 단(-)에 입력된 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 듀티를 검출하여 듀티 검출 신호(OUTP, OUTN)를 생성할 수 있다.
제 1 트랜지스터(112) 및 제 2 트랜지스터(113)는 비교기(111)와 접지단 사이에 각각 연결되어 전류 패스를 형성할 수 있다.
제 1 트랜지스터(112)는 바이어스 전압(VBIAS)에 상응하는 전류가 접지단으로 흐르도록 할 수 있다.
제 2 트랜지스터(113)는 게이트 단과 노드(114) 사이에 커패시터(115)가 병렬 연결될 수 있다.
제 2 트랜지스터(113)는 커패시터(115)의 전압 레벨에 상응하는 전류가 접지단으로 흐르도록 할 수 있다.
제 1 로직 게이트(116-1)는 듀티 검출 신호(OUTP, OUTN) 중에서 어느 하나 예를 들어, OUTN과 오프셋 조정 신호(CAL)를 논리곱하여 출력할 수 있다.
제 2 로직 게이트(116-2)는 듀티 검출 신호(OUTP, OUTN) 중에서 다른 하나 예를 들어, OUTP와 오프셋 조정 신호(CAL)를 논리곱하여 출력할 수 있다.
제 1 스위치(118-1)는 커런트 소스(117-1)와 노드(114) 사이에 연결될 수 있다.
제 1 로직 게이트(116-1)의 출력에 따라 제 1 스위치(118-1)가 턴 온/오프 될 수 있다.
제 2 스위치(118-2)는 노드(114)와 커런트 싱크(117-2) 사이에 연결될 수 있다.
제 2 로직 게이트(116-2)의 출력에 따라 제 2 스위치(118-2)가 턴 온/오프 될 수 있다.
제 3 스위치(118-3)는 비교기(111)의 제 1 입력 단(+)에 연결될 수 있다.
제 4 스위치(118-4)는 비교기(111)의 제 2 입력 단(-)에 연결될 수 있다.
제 3 스위치(118-3) 및 제 4 스위치(118-4)는 반전된 오프셋 조정 신호(CALB)에 따라 턴 온/오프 될 수 있다.
제 5 스위치(118-5)는 일단이 DC 전압(VCM) 단과 연결되고 타단이 비교기(111)의 제 1 입력 단(+)와 연결될 수 있다.
제 6 스위치(118-6)는 일단이 비교기(111)의 제 1 입력 단(+)와 연결되고 타단이 비교기(111)의 제 2 입력 단(-)와 연결될 수 있다.
제 7 스위치(118-7)는 일단이 비교기(111)의 제 2 입력 단(-)와 연결되고 타단이 DC 전압(VCM) 단과 연결될 수 있다.
제 5 내지 제 7 스위치(118-5 - 118-7)는 오프셋 조정 신호(CAL)에 따라 턴 온/오프 될 수 있다.
상술한 듀티 검출 회로의 일 실시예(102-1)의 오프셋 조정 동작을 설명하면 다음과 같다.
오프셋 조정 동작은 듀티 싸이클 보정 회로(100)의 노멀 동작을 제외한 구간에서 외부 명령 또는/및 내부적으로 정해진 시간에 이루어질 수 있다.
오프셋 조정 동작이 시작되면 하이 레벨의 오프셋 조정 신호(CAL)(CALB = Low)에 따라 제 3 및 제 4 스위치(118-3, 118-4)가 턴 오프 되고, 제 5 내지 제 7 스위치(118-5 - 118-7)가 턴 온 될 수 있다.
제 5 내지 제 7 스위치(118-5 - 118-7)가 턴 온 됨에 따라 비교기(111)의 입력 단들(+, -)은 외부 입력 즉, 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)이 차단되고, DC 전압(VCM)으로 프리차지된다.
비교기(111)의 입력 단들(+, -) 중에서 어느 하나에 오프셋이 존재할 경우, 듀티 검출 신호(OUTP, OUTN) 중에서 어느 하나가 하이 레벨로 출력될 수 있다.
예를 들어, OUTN이 하이 레벨인 경우 제 1 로직 게이트(116-1)의 출력에 따라 제 1 스위치(118-1)가 턴 온 될 수 있다.
제 1 스위치(118-1)가 턴 온 됨에 따라 커런트 소스(117-1)로부터 커패시터(115)로 전류가 흐르게 되고 커패시터(115)의 전압 레벨이 상승하게 된다.
커패시터(115)의 전압 레벨이 상승함에 따라 제 2 트랜지스터(113)를 통해 접지단으로 흐르는 전류를 증가시킴으로써 오프셋을 제거할 수 있다.
한편, OUTP가 하이 레벨인 경우 제 2 로직 게이트(116-2)의 출력에 따라 제 2 스위치(118-2)가 턴 온 될 수 있다.
제 2 스위치(118-2)가 턴 온 됨에 따라 커패시터(115)에서 커런트 싱크(117-2)로 전류가 흐르게 되고 커패시터(115)의 전압 레벨이 하강하게 된다.
커패시터(115)의 전압 레벨이 하강함에 따라 제 2 트랜지스터(113)를 통해 접지단으로 흐르는 전류를 감소시킴으로써 오프셋을 제거할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(200)의 구성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(200)는 듀티 조정부(201), 듀티 검출 회로(202) 및 제어부(203)를 포함할 수 있다.
듀티 조정부(201)는 듀티 검출 신호(OUTP, OUTN)에 따라 입력 신호 즉, 차동 클럭 신호(CLK, CLKB)의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)로서 출력할 수 있다.
듀티 조정부(201)는 복수의 제어 신호들(CTRL) 중에서 적어도 하나 및 듀티 검출 신호(OUTP, OUTN)에 따라 입력 신호 즉, 차동 클럭 신호(CLK, CLKB)의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)로서 출력할 수 있다.
듀티 조정부(201)는 도 2와 동일하게 구성될 수 있다.
듀티 검출 회로(202)는 제 1 입력 단과 제 2 입력 단을 통해 입력된 입력 신호 즉, 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 듀티를 검출하여 듀티 검출 신호(OUTP, OUTN)를 생성하고, 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정할 수 있다.
듀티 검출 회로(202)는 제 1 입력 단과 제 2 입력 단에 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 1 조합과 제 2 조합 각각을 시차를 두고 입력하여 생성한 현재의 듀티 검출 신호(OUTP, OUTN)와 이전의 듀티 검출 신호(OUTP, OUTN)를 서로 비교하여 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 전류량을 조정할 수 있다.
듀티 검출 회로(202)는 제 1 입력 단과 제 2 입력 단에 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 1 조합을 입력하여 듀티 검출 신호(OUTP, OUTN)를 생성한 후, 제 1 입력 단과 제 2 입력 단에 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 2 조합을 입력하여 듀티 검출 신호(OUTP, OUTN)를 생성할 수 있다.
듀티 검출 회로(202)는 먼저 생성된 듀티 검출 신호(OUTP, OUTN)와 그 다음으로 생성된 듀티 검출 신호(OUTP, OUTN)를 서로 비교하여 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 전류량을 조정할 수 있다.
듀티 검출 회로(202)는 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 전류량을 조정함에 따라 제 1 입력 단과 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정할 수 있다.
제 1 조합은 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC) 중에서 CLKDC가 제 1 입력 단에 그리고 CLKBDC가 제 2 입력 단에 입력되도록 하기 위한 조합일 수 있다.
제 2 조합은 제 1 조합과는 반대의 조합 즉, 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC) 중에서 CLKBDC가 제 1 입력 단에 그리고 CLKDC가 제 2 입력 단에 입력되도록 하기 위한 조합일 수 있다.
듀티 검출 회로(202)의 동작은 복수의 제어 신호들(CTRL) 중에서 적어도 하나에 따라 제어될 수 있다.
제어부(203)는 듀티 검출 신호(OUTP, OUTN)에 따라 듀티 조정부(201)와 듀티 검출 회로(202) 중에서 적어도 하나의 동작을 제어하기 위한 복수의 제어 신호들(CTRL)을 생성할 수 있다.
제어부(203)와 듀티 검출 회로(202) 중에서 적어도 하나는 인에이블 신호(DCCON)에 따라 활성화될 수 있다.
도 5는 도 4의 듀티 검출 회로(202)의 구성을 나타낸 도면이다.
도 5를 참조하면, 듀티 검출 회로(202)는 입력 전환부(210), 비교기(220), 저장부(230) 및 오프셋 제어 로직(240)을 포함할 수 있다.
입력 전환부(210)는 복수의 제어 신호들(CTRL) 중에서 하나(OFSC_SEL)가 제 1 레벨(예를 들어, 로우 레벨)인 경우 차동 입력 신호 즉, 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)를 제 1 및 제 2 출력 신호(OUT1, OUT2)의 제 1 조합(CLKDC = OUT1, CLKBDC = OUT2)으로서 출력할 수 있다.
OFSC_SEL는 입력 전환 제어 신호로 명명할 수 있다.
입력 전환부(210)는 입력 전환 제어 신호(OFSC_SEL)가 제 2 레벨(하이 레벨)인 경우 듀티 조정된 차동 클럭 신호(CLKBDC, CLKDC)를 제 1 및 제 2 출력 신호(OUT1, OUT2)의 제 2 조합(CLKBDC = OUT1, CLKDC = OUT2)으로서 출력할 수 있다.
비교기(220)는 제 1 출력 신호(OUT1)를 제 1 입력 단(+)에 입력 받고, 제 2 출력 신호(OUT2)를 제 2 입력 단(-)에 입력 받을 수 있다.
비교기(220)는 복수의 제어 신호들(CTRL) 중에서 일부(PRECB, STROBB, OFSC<0:2>, OFSCB<0:2>)에 따라 제 1 입력 단(+)의 신호와 제 2 입력 단(-) 신호를 비교하여 듀티 검출 신호(OUTP, OUTN)를 생성하고, 제 1 입력 단(+)의 신호와 제 2 입력 단(-)의 오프셋을 조정할 수 있다.
OFSCB<0:2>는 OFSC<0:2>와 반대의 로직 레벨을 가질 수 있다. OFSCB<0:2>는 OFSC<0:2>를 반전시켜 생성할 수 있다.
PRECB는 프리차지 신호, STROBB는 스토르브 신호, 그리고 OFSC<0:2> 및 OFSCB<0:2>는 오프셋 조정 코드로 명명할 수 있다.
저장부(230)는 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 1 조합에 따라 생성된 듀티 검출 신호(OUTP, OUTN) 중에서 어느 하나 예를 들어, OUTP를 제 1 순번 검출 신호(OUTF)로서 저장할 수 있다.
저장부(230)는 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 2 조합에 따라 생성된 듀티 검출 신호(OUTP)를 제 2 순번 검출 신호(OUTS)로서 저장할 수 있다.
오프셋 제어 로직(240)은 인에이블 신호(DCCON)에 따라 프리 차지 신호(PRECB), 스트로브 신호(STROBB), 오프셋 조정 코드(OFSC<0:2>, OFSCB<0:2>) 및 입력 전환 제어 신호(OFSC_SEL)을 생성할 수 있다.
오프셋 제어 로직(240)은 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 1 조합과 제 2 조합 각각에 따라 듀티 검출 신호(OUTP, OUTN)가 생성되도록 프리 차지 신호(PRECB), 스트로브 신호(STROBB) 및 입력 전환 제어 신호(OFSC_SEL)의 값을 조정할 수 있다.
오프셋 제어 로직(240)은 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)를 비교한 결과에 따라 오프셋 조정 코드(OFSC<0:2>)의 값을 조정할 수 있다.
본 발명의 다른 실시예는 오프셋 제어 로직(240)이 듀티 검출 회로(202)에 포함되는 예를 든 것일 뿐, 오프셋 제어 로직(240)이 도 4의 제어부(203)의 일부로서 포함되는 것도 가능하다.
도 6은 도 5의 입력 전환부(210)의 구성을 나타낸 도면이다.
도 6을 참조하면, 입력 전환부(210)는 제 1 내지 제 4 로직 게이트(211 - 214) 및 다중화기(215)를 포함할 수 있다.
제 1 로직 게이트(211)는 인에이블 신호(DCCON)와 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC) 중에서 CLKDC를 부정 논리곱하여 출력할 수 있다.
제 2 로직 게이트(212)는 인에이블 신호(DCCON)와 CLKBDC를 부정 논리곱하여 출력할 수 있다.
다중화기(215)는 입력 전환 제어 신호(OFSC_SEL)에 따라 제 1 로직 게이트(211)의 출력과 제 2 로직 게이트(212)의 출력을 다중화할 수 있다.
다중화기(215)는 입력 전환 제어 신호(OFSC_SEL)가 로우 레벨이면 제 2 로직 게이트(212)의 출력을 선택하여 출력할 수 있다.
다중화기(215)는 입력 전환 제어 신호(OFSC_SEL)가 하이 레벨이면 제 1 로직 게이트(211)의 출력을 선택하여 출력할 수 있다.
제 3 로직 게이트(213)는 다중화기(215)의 출력을 반전시켜 제 2 출력 신호(OUT2)로서 출력할 수 있다.
제 4 로직 게이트(214)는 제 3 로직 게이트(213)의 출력을 반전시켜 제 1 출력 신호(OUT1)로서 출력할 수 있다.
입력 전환부(210)는 인에이블 신호(DCCON)가 하이 레벨인 상태에서, 입력 전환 제어 신호(OFSC_SEL)가 로우 레벨이면 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)를 비교기(220)에 제공할 수 있고, 입력 전환 제어 신호(OFSC_SEL)가 하이 레벨이면 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)를 비교기(220)에 제공할 수 있다.
도 7은 도 5의 비교기(220)의 구성을 나타낸 도면이다.
도 7을 참조하면, 비교기(220)는 비교부(221) 및 오프셋 조정부(222)를 포함할 수 있다.
비교부(221)는 프리 차지 신호(PRECB) 및 스트로브 신호(STROBB)에 따라 제 1 입력 단(+)의 신호와 제 2 입력 단(-) 신호를 비교하여 듀티 검출 신호(OUTP, OUTN)를 생성할 수 있다.
비교부(221)는 전원단과 연결된 제 1 전류 패스와 제 2 전류 패스를 구성하는 복수의 트랜지스터들 즉, 제 1 내지 제 8 트랜지스터(221-1 - 221-8)를 포함할 수 있다.
제 1 트랜지스터(221-1)는 소오스 단이 전원단과 연결되고, 게이트 단에 프리 차지 신호(PRECB)가 입력되며, 드레인 단이 노드 A(NA)와 연결될 수 있다.
제 2 트랜지스터(221-2)는 드레인 단이 노드 A(NA)와 연결되고, 게이트 단에 스트로브 신호(STROBB)가 입력되며, 소오스 단이 노드 B(NB)와 연결될 수 있다.
노드 A(NA)를 통해 듀티 검출 신호(OUTP)가 출력될 수 있다.
제 3 트랜지스터(221-3)는 드레인 단이 노드 B(NB)와 연결되고, 게이트 단에 제 1 입력 단(+)이 연결될 수 있다.
제 4 트랜지스터(221-4)는 드레인 단이 제 3 트랜지스터(221-3)의 소오스 단과 연결되고, 게이트 단에 프리 차지 신호(PRECB)가 입력되며, 소오스 단이 접지 단과 연결될 수 있다.
제 5 트랜지스터(221-5)는 소오스 단이 전원단과 연결되고, 게이트 단에 프리 차지 신호(PRECB)가 입력되며, 드레인 단이 노드 C(NC)와 연결될 수 있다.
제 6 트랜지스터(221-6)는 드레인 단이 노드 C(NC)와 연결되고, 게이트 단에 스트로브 신호(STROBB)가 입력되며, 소오스 단이 노드 D(ND)와 연결될 수 있다.
노드 C(NC)를 통해 듀티 검출 신호(OUTN)가 출력될 수 있다.
제 7 트랜지스터(221-7)는 드레인 단이 노드 D(ND)와 연결되고, 게이트 단에 제 2 입력 단(-)이 연결될 수 있다.
제 8 트랜지스터(221-8)는 드레인 단이 제 7 트랜지스터(221-7)의 소오스 단과 연결되고, 게이트 단에 프리 차지 신호(PRECB)가 입력되며, 소오스 단이 접지 단과 연결될 수 있다.
오프셋 조정부(222)는 오프셋 조정 코드(OFSC<0:2>, OFSCB<0:2>)에 따라 제 1 입력 단(+)과 제 2 입력 단(-) 중에서 적어도 하나의 오프셋을 조정할 수 있다.
오프셋 조정부(222)는 복수의 디지털/아날로그 변환 유닛들(223)을 포함할 수 있다.
복수의 디지털/아날로그 변환 유닛들(223)은 비교부(221)의 제 1 전류 패스와 제 2 전류 패스 각각에 병렬로 연결되어 전류 패스들을 형성하도록 구성될 수 있다.
복수의 디지털/아날로그 변환 유닛들(223)은 오프셋 조정 코드(OFSC<0:2>, OFSCB<0:2>)에 따른 바이너리 웨이티드(binary weighted) 방식의 전류 구동 능력을 갖도록 구성될 수 있다.
복수의 디지털/아날로그 변환 유닛들(223)은 각각 오프셋 조정 코드(OFSC<0:2>, OFSCB<0:2>)의 각 신호 비트들에 대응하여 비교부(221)와 병렬로 전류 패스를 형성할 수 있다.
복수의 디지털/아날로그 변환 유닛들(223)은 서로 동일하게 구성될 수 있다.
노드 B(NB)와 연결된 복수의 디지털/아날로그 변환 유닛들(223)은 제 1 및 제 2 트랜지스터(223-1, 223-2)를 포함할 수 있다.
제 1 트랜지스터(223-1)는 드레인이 비교기(221)의 노드 B(NB)와 연결되고, 게이트 단에 오프셋 조정 코드(OFSC<0:2>) 중에서 한 비트가 입력될 수 있다.
제 2 트랜지스터(223-2)는 드레인 단이 제 1 트랜지스터(223-1)의 드레인 단과 연결되고, 게이트 단에 프리차지 신호(PRECB)가 입력되며, 소오스 단이 접지 단과 연결될 수 있다.
노드 D(ND)와 연결된 복수의 디지털/아날로그 변환 유닛들(223)은 제 1 및 제 2 트랜지스터(223-1, 223-2)를 포함할 수 있다.
제 1 트랜지스터(223-1)는 드레인이 비교기(221)의 노드 D(ND)와 연결되고, 게이트 단에 오프셋 조정 코드(OFSCB<0:2>) 중에서 한 비트가 입력될 수 있다.
제 2 트랜지스터(223-2)는 드레인 단이 제 1 트랜지스터(223-1)의 드레인 단과 연결되고, 게이트 단에 프리차지 신호(PRECB)가 입력되며, 소오스 단이 접지 단과 연결될 수 있다.
이하, 비교기(220)의 동작을 설명하면 다음과 같다.
비교기(220)는 프리차지 신호(PRECB)가 로우 레벨인 구간 동안 듀티 검출 신호(OUTP, OUTN)가 출력되는 노드 A(NA)와 노드 C(NC)를 전원 전압 레벨로 프리차지시킬 수 있다.
프리차지 신호(PRECB)가 로우 레벨인 구간 동안 스트로브 신호(STRBB)는 로우 레벨일 수 있다.
프리차지 신호(PRECB)가 하이 레벨로 천이되고 제 1 입력 단(+)과 제 2 입력 단(-)에 입력되는 입력 전환 회로(210)의 제 1 출력 신호(OUT1)와 제 2 출력 신호(OUT2)가 안정화되기 위한 설정 시간 동안 스트로브 신호(STRBB)가 로우 레벨을 유지할 수 있다.
제 1 출력 신호(OUT1)와 제 2 출력 신호(OUT2)가 안정화되기 위한 설정 시간이 경과함에 따라 스트로브 신호(STRBB)가 하이 레벨로 천이되고, 그에 따라 제 1 입력 단(+)과 제 2 입력 단(-)에 입력되는 신호의 듀티 차이에 따른 듀티 검출 신호(OUTP, OUTN)가 생성될 수 있다.
오프셋 조정 코드(OFSC<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)은 오프셋 조정 코드(OFSC<0:2>)의 값에 따라 제 1 입력 단(+)의 전류량을 증가 또는 감소시킬 수 있다.
오프셋 조정 코드(OFSCB<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)은 오프셋 조정 코드(OFSC<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)과는 반대로 오프셋 조정 코드(OFSCB<0:2>)의 값에 따라 제 2 입력 단(-)의 전류량을 감소 또는 증가시킬 수 있다.
오프셋 조정 코드(OFSC<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)이 제 1 입력 단(+)의 전류량을 증가시킬 경우, 오프셋 조정 코드(OFSCB<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)은 제 2 입력 단(-)의 전류량을 감소시킬 수 있다.
오프셋 조정 코드(OFSC<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)이 제 1 입력 단(+)의 전류량을 감소시킬 경우, 오프셋 조정 코드(OFSCB<0:2>)를 입력받는 복수의 디지털/아날로그 변환 유닛들(223)은 제 2 입력 단(-)의 전류량을 증가시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(200)의 오프셋 조정 방법을 나타낸 도면이다.
먼저, 본 발명의 오프셋 검출 방식을 설명하기로 한다.
예를 들어, 도 5의 비교기(220)의 제 1 입력단(+)과 제 2 입력단(-)에 오프셋이 없는 상태에서, 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)이 입력됨에 따라 듀티 검출 신호(OUTP)가 하이 레벨인 것으로 가정한다.
오프셋이 없으므로 비교기(220)의 제 1 입력단(+)과 제 2 입력단(-)에 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)이 입력되면 듀티 검출 신호(OUTP)가 로우 레벨로 출력될 수 있다.
한편, 제 1 입력단(+)과 제 2 입력단(-) 중에서 적어도 하나에 오프셋이 있는 경우 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)이 입력됨에 따른 듀티 검출 신호(OUTP)가 하이 레벨이면, 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)이 입력되는 경우에도 듀티 검출 신호(OUTP)는 하이 레벨일 수 있다.
따라서 본 발명은 듀티 조정된 차동 클럭 신호(CLKDC, CLKBDC)의 제 1 조합과 제 2 조합 각각에 따른 듀티 검출 신호(OUTP)의 값들을 서로 비교함으로써 오프셋이 있는지 즉, OUTP의 레벨 변동을 유발할 수 있는 정도의 오프셋이 있는지를 판단할 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 듀티 싸이클 보정 회로(200)의 오프셋 조정 방법을 설명하기로 한다.
입력 전환부(220)를 제어하여 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)과 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)을 순차적으로 전환하여 비교기(220)에 입력시킴으로써 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)를 생성한다(S101).
제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가지는지 판단한다(S102).
단계(S102)의 판단 결과, 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가지면 오프셋이 없거나 회로 동작에 영향을 끼치지 않을 정도이므로 오프셋 조정 동작을 종료하고 노멀 듀티 싸이클 보정 동작을 수행할 수 있다.
단계(S102)의 판단 결과, 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 같은 값을 가지면 오프셋이 회로 동작에 영향을 끼칠 정도라는 것을 의미한다. 오프셋이 존재하므로 해당 오프셋이 입력단의 레벨을 상승시키는 오프셋인지 하강시키는 오프셋인지 판단할 필요가 있다.
따라서 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 모두 하이 레벨인지 여부를 판단한다(S103).
단계(S103)의 판단 결과, 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 모두 하이 레벨이면 오프셋 조정 코드(OFSC<0:2>)의 값을 증가시킨다(S104).
오프셋 조정 코드(OFSC<0:2>)의 값을 증가시킴에 따라 도 7을 참조하여 설명한 비교기(220)의 오프셋 조정부(222)의 동작에 의해 제 1 입력 단(+)의 전류량을 증가시키고, 제 2 입력 단(-)의 전류량을 감소시킴으로써 오프셋 조정을 수행할 수 있다.
단계(S104)를 수행한 이후 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가지는지 판단하는 단계(S102)를 재 수행한다.
제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가질 때까지 단계들(S102, S103, S104)가 반복적으로 수행될 수 있다. 즉, 제 2 순번 검출 신호(OUTS)가 로우 레벨이 될 때가지 단계들(S102, S103, S104)가 반복적으로 수행될 수 있다.
단계(S101) 또한 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가질 때까지 반복적으로 수행될 수 있다. 즉, 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)과 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)을 순차적으로 전환하여 비교기(220)에 입력시키는 동작이 반복될 수 있다.
단계(S103)의 판단 결과, 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 모두 하이가 아니면 즉, 모두 로우 레벨이면 오프셋 조정 코드(OFSC<0:2>)의 값을 감소시킨다(S105).
오프셋 조정 코드(OFSC<0:2>)의 값을 감소시킴에 따라 도 7을 참조하여 설명한 비교기(220)의 오프셋 조정부(222)의 동작에 의해 제 1 입력 단(+)의 전류량을 감소시키고, 제 2 입력 단(-)의 전류량을 증가시킴으로써 오프셋 조정을 수행할 수 있다.
단계(S105)를 수행한 이후 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가지는지 판단하는 단계(S102)를 재 수행한다.
제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가질 때까지 단계들(S102, S103, S105)가 반복적으로 수행될 수 있다.
즉, 제 2 순번 검출 신호(OUTS)가 하이 레벨이 될 때가지 단계들(S102, S103, S105)가 반복적으로 수행될 수 있다.
단계(S101) 또한 제 1 순번 검출 신호(OUTF)와 제 2 순번 검출 신호(OUTS)가 서로 다른 값을 가질 때까지 반복적으로 수행될 수 있다. 즉, 제 1 조합(OUT1 = CLKDC, OUT2 = CLKBDC)과 제 2 조합(OUT1 = CLKBDC, OUT2 = CLKDC)을 순차적으로 전환하여 비교기(220)에 입력시키는 동작이 반복될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 복수의 제어 신호들 중에서 하나에 따라 차동 입력 신호를 제 1 및 제 2 출력 신호의 제 1 조합으로서 출력하는 동작과, 차동 입력 신호를 상기 제 1 및 제 2 출력 신호의 제 2 조합으로서 출력하는 동작 중에서 적어도 하나를 수행하도록 구성된 입력 전환부; 및
    상기 제 1 출력 신호를 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 제 2 입력 단에 입력 받으며, 상기 복수의 제어 신호들 중에서 다른 적어도 하나에 따라 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 듀티 검출 신호를 생성하고, 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기를 포함하는 듀티 싸이클 검출 회로.
  2. 제 1 항에 있어서,
    상기 제 1 조합은 상기 차동 입력 신호 중에서 어느 하나가 상기 제 1 출력 신호이고 상기 차동 입력 신호 중에서 다른 하나가 상기 제 2 출력 신호이며,
    상기 제 2 조합은 상기 차동 입력 신호 중에서 상기 다른 하나가 상기 제 1 출력 신호이고 상기 차동 입력 신호 중에서 상기 어느 하나가 상기 제 2 출력 신호인 듀티 싸이클 검출 회로.
  3. 제 1 항에 있어서,
    상기 입력 전환부는
    입력 전환 제어 신호에 따라 상기 차동 입력 신호 중에서 어느 하나와 다른 하나를 다중화 하도록 구성된 다중화기를 포함하며,
    상기 다중화기의 출력이 상기 제 1 출력 신호로서 출력되고, 상기 다중화기의 출력을 반전시킨 신호가 상기 제 2 출력 신호로서 출력되도록 구성되는 듀티 싸이클 검출 회로.
  4. 제 1 항에 있어서,
    상기 비교기는
    상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 상기 듀티 검출 신호를 생성하도록 구성된 비교부, 및
    오프셋 조정 코드에 따라 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 오프셋 조정부를 포함하는 듀티 싸이클 검출 회로.
  5. 제 1 항에 있어서,
    상기 비교기는
    전원단과 연결된 제 1 전류 패스와 제 2 전류 패스를 구성하는 복수의 트랜지스터들을 포함하는 비교부, 및
    상기 제 1 전류 패스와 상기 제 2 전류 패스 각각에 병렬로 연결되어 복수의 전류 패스들을 형성하는 복수의 디지털/아날로그 변환 유닛들을 포함하는 듀티 싸이클 검출 회로.
  6. 제 1 항에 있어서,
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 비교하여 상기 복수의 제어 신호들 중에서 적어도 하나를 생성하도록 구성된 오프셋 제어 로직을 더 포함하는 듀티 싸이클 검출 회로.
  7. 제 6 항에 있어서,
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 저장하여 상기 오프셋 제어 로직에 제공하도록 구성된 저장부를 더 포함하는 듀티 싸이클 검출 회로.
  8. 입력 전환 제어 신호가 제 1 레벨인 경우 차동 입력 신호를 제 1 및 제 2 출력 신호의 제 1 조합으로서 출력하고, 상기 입력 전환 제어 신호가 제 2 레벨인 경우 상기 차동 입력 신호를 상기 제 1 및 제 2 출력 신호의 제 2 조합으로서 출력하도록 구성된 입력 전환부;
    상기 제 1 출력 신호를 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 제 2 입력 단에 입력 받으며, 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 듀티 검출 신호를 생성하고, 오프셋 조정 코드에 따라 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기; 및
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 비교하여 상기 오프셋 조정 코드를 생성하도록 구성된 오프셋 제어 로직을 포함하는 듀티 싸이클 검출 회로.
  9. 제 8 항에 있어서,
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 저장하여 상기 오프셋 제어 로직에 제공하도록 구성된 저장부를 더 포함하는 듀티 싸이클 검출 회로.
  10. 제 8 항에 있어서,
    상기 제 1 조합은 상기 차동 입력 신호 중에서 어느 하나가 상기 제 1 출력 신호이고 상기 차동 입력 신호 중에서 다른 하나가 상기 제 2 출력 신호이며,
    상기 제 2 조합은 상기 차동 입력 신호 중에서 상기 다른 하나가 상기 제 1 출력 신호이고 상기 차동 입력 신호 중에서 상기 어느 하나가 상기 제 2 출력 신호인 듀티 싸이클 검출 회로.
  11. 제 8 항에 있어서,
    상기 입력 전환부는
    입력 신호에 따라 상기 차동 입력 신호 중에서 어느 하나와 다른 하나를 다중화 하도록 구성된 다중화기를 포함하며,
    상기 다중화기의 출력이 상기 제 1 출력 신호로서 출력되고, 상기 다중화기의 출력을 반전시킨 신호가 상기 제 2 출력 신호로서 출력되도록 구성되는 듀티 싸이클 검출 회로.
  12. 제 8 항에 있어서,
    상기 비교기는
    전원단과 연결된 제 1 전류 패스와 제 2 전류 패스를 구성하는 복수의 트랜지스터들을 포함하는 비교부, 및
    상기 제 1 전류 패스와 상기 제 2 전류 패스 각각에 병렬로 연결되어 복수의 전류 패스들을 형성하는 복수의 디지털/아날로그 변환 유닛들을 포함하는 듀티 싸이클 검출 회로.
  13. 듀티 검출 신호에 따라 차동 클럭 신호의 듀티를 조정한 신호를 듀티 조정된 차동 클럭 신호로서 출력하도록 구성된 듀티 조정부; 및
    제 1 입력 단과 제 2 입력 단에 상기 듀티 조정된 차동 클럭 신호의 제 1 조합과 제 2 조합 각각을 시차를 두고 입력하여 생성한 현재의 듀티 검출 신호와 이전의 듀티 검출 신호를 서로 비교하여 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 듀티 검출 회로를 포함하는 듀티 싸이클 보정 회로.
  14. 제 13 항에 있어서,
    상기 듀티 검출 신호에 따라 상기 듀티 조정부와 상기 듀티 검출 회로 중에서 적어도 하나의 동작을 제어하기 위한 복수의 제어 신호들을 생성하도록 구성된 제어부를 더 포함하는 듀티 싸이클 보정 회로.
  15. 제 13 항에 있어서,
    상기 제 1 조합은 상기 듀티 조정된 차동 클럭 신호 중에서 어느 하나가 상기 제 1 입력 단의 신호이고 상기 듀티 조정된 차동 클럭 신호 중에서 다른 하나가 상기 제 2 입력 단의 신호이며,
    상기 제 2 조합은 상기 듀티 조정된 차동 클럭 신호 중에서 상기 다른 하나가 상기 제 1 입력 단의 신호이고 상기 듀티 조정된 차동 클럭 신호 중에서 상기 어느 하나가 상기 제 2 입력 단의 신호인 듀티 싸이클 보정 회로.
  16. 제 13 항에 있어서,
    상기 듀티 검출 회로는
    입력 전환 제어 신호가 제 1 레벨인 경우 상기 제 1 조합에 따른 제 1 및 제 2 출력 신호를 출력하고, 상기 입력 전환 제어 신호가 제 2 레벨인 경우 상기 제 2 조합에 따른 상기 제 1 및 제 2 출력 신호를 출력하도록 구성된 입력 전환부,
    상기 제 1 출력 신호를 상기 제 1 입력 단에 입력 받고 상기 제 2 출력 신호를 상기 제 2 입력 단에 입력 받으며, 상기 제 1 입력 단의 신호와 상기 제 2 입력 단의 신호를 비교하여 상기 듀티 검출 신호를 생성하고, 오프셋 조정 코드에 따라 상기 제 1 입력 단과 상기 제 2 입력 단 중에서 적어도 하나의 오프셋을 조정하도록 구성된 비교기, 및
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 비교하여 상기 오프셋 조정 코드를 생성하도록 구성된 오프셋 제어 로직을 포함하는 듀티 싸이클 보정 회로.
  17. 제 16 항에 있어서,
    상기 제 1 조합에 따라 생성된 듀티 검출 신호와 상기 제 2 조합에 따라 생성된 듀티 검출 신호를 저장하여 상기 오프셋 제어 로직에 제공하도록 구성된 저장부를 더 포함하는 듀티 싸이클 보정 회로.
  18. 제 16 항에 있어서,
    상기 입력 전환부는
    상기 입력 전환 제어 신호에 따라 상기 듀티 조정된 차동 클럭 신호 중에서 어느 하나와 다른 하나를 다중화 하도록 구성된 다중화기를 포함하며,
    상기 다중화기의 출력이 상기 제 1 출력 신호로서 출력되고, 상기 다중화기의 출력을 반전시킨 신호가 상기 제 2 출력 신호로서 출력되도록 구성되는 듀티 싸이클 보정 회로.
  19. 제 16 항에 있어서,
    상기 비교기는
    전원단과 연결된 제 1 전류 패스와 제 2 전류 패스를 구성하는 복수의 트랜지스터들을 포함하는 비교부, 및
    상기 제 1 전류 패스와 상기 제 2 전류 패스 각각에 병렬로 연결되어 복수의 전류 패스들을 형성하는 복수의 디지털/아날로그 변환 유닛들을 포함하는 듀티 싸이클 보정 회로.
KR1020200185905A 2020-12-29 2020-12-29 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로 KR20220094568A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200185905A KR20220094568A (ko) 2020-12-29 2020-12-29 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로
US17/229,348 US11522529B2 (en) 2020-12-29 2021-04-13 Duty cycle detection circuit and duty cycle correction circuit including the same
CN202110664384.7A CN114696801A (zh) 2020-12-29 2021-06-16 占空比检测电路和包括占空比检测电路的占空比校正电路
US17/979,583 US11671076B2 (en) 2020-12-29 2022-11-02 Duty cycle detection circuit and duty cycle correction circuit including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200185905A KR20220094568A (ko) 2020-12-29 2020-12-29 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로

Publications (1)

Publication Number Publication Date
KR20220094568A true KR20220094568A (ko) 2022-07-06

Family

ID=82117984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200185905A KR20220094568A (ko) 2020-12-29 2020-12-29 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로

Country Status (3)

Country Link
US (2) US11522529B2 (ko)
KR (1) KR20220094568A (ko)
CN (1) CN114696801A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240002474A (ko) * 2022-06-29 2024-01-05 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 회로의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800144B1 (ko) 2006-05-12 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치 및 지연 고정 방법
US10601410B1 (en) * 2018-11-02 2020-03-24 Micron Technology, Inc. Offset cancellation of duty cycle detector
JP2020149759A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20210031278A (ko) * 2019-09-11 2021-03-19 삼성전자주식회사 파라미터의 에러를 검출하는 파라미터 모니터링 회로, 듀티 사이클 정정 회로 및 임피던스 정정 회로
US11309876B2 (en) * 2019-11-18 2022-04-19 Macom Technology Solutions Holdings, Inc. Digitally programmable analog duty-cycle correction circuit

Also Published As

Publication number Publication date
US20230046522A1 (en) 2023-02-16
CN114696801A (zh) 2022-07-01
US20220209751A1 (en) 2022-06-30
US11522529B2 (en) 2022-12-06
US11671076B2 (en) 2023-06-06

Similar Documents

Publication Publication Date Title
US6340909B1 (en) Method and apparatus for phase interpolation
US9531366B2 (en) Comparator with controlled current supply capacity
US7570094B2 (en) Automatic duty cycle correction circuit with programmable duty cycle target
US20140132307A1 (en) Comparator and calibration thereof
KR20020027258A (ko) 전원 펄스 폭 변조 제어 시스템
US9654315B2 (en) Slicer apparatus and calibration method thereof
KR20190073796A (ko) 지연 제어 회로
US20170063363A1 (en) Comparator, electronic circuit, and method of controlling comparator
JP2011130162A (ja) 半導体装置
KR20220094568A (ko) 듀티 싸이클 검출 회로 및 이를 포함하는 듀티 싸이클 보정 회로
US9490853B2 (en) Data transmitter
US10985706B1 (en) Hysteresis comparator
JP2012253432A (ja) 半導体装置
JP5747761B2 (ja) デジタル−アナログ変換器及び半導体集積回路
JP2008271343A (ja) 出力インピーダンス調節回路を備えた半導体装置及び出力インピーダンスの試験方法
US9191006B1 (en) Current-limited level shift circuit
KR20080000220A (ko) 동기회로의 지연 장치 및 그 제어방법
KR102614794B1 (ko) 듀티 오프셋에 둔감한 차동 듀티 사이클 보정 회로 및 그 동작방법
JP2001292053A (ja) 遅延回路及びその回路を用いた半導体装置と半導体集積回路
KR100940842B1 (ko) 반도체 메모리 장치의 듀티 싸이클 보정 회로
CN111381654B (zh) 负载探测电路、soc系统、及负载探测电路的配置方法
KR102025013B1 (ko) 제어 코드를 이용한 듀티 사이클 보정 시스템 및 방법
KR100338928B1 (ko) 입력 버퍼 회로
JP5678829B2 (ja) 出力回路
JP5012901B2 (ja) 可変遅延回路、可変遅延回路制御方法及び入出力回路