JP2014168254A - 入力信号を制御可能に遅延させるための回路及び方法、並びに顕微鏡及び顕微鏡を制御するための方法 - Google Patents
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Abstract
【解決手段】制御値pに基づいて第1の遅延ユニット1が値xt_kを発生するために入力信号PULS_INを第1のクロック信号CLK1のkサイクルだけ遅延させ、第2の遅延ユニット2が変換器3と第2のシフトレジスタ4を有し、変換器がnリード線によって第2のシフトレジスタに接続され、値xt_kと第1のクロック信号CLK1のk−1サイクルだけ遅延された入力信号PULS_INである値xt_k−1が変換器に存在し、変換器がリード線1〜m上に値xt_k−1が存在し、かつリード線m+1〜n上に値xt_kが存在する(但し1≦m≦n−1)ように構成され、第2のシフトレジスタがリード線1〜n上に存在する値を、回路の出力信号PULS_OUTとして連続的に出力する。
【選択図】図1
Description
1つの適用例は、共焦点顕微鏡であり、そこではパルスレーザ光が、検査される試料を照明するために、レーザ光源によって放射される。
試料から発する検出光は、検出装置によって検出される。
レーザ光源によって発生されるレーザ光ビームの強度は、第1の制御信号によって制御される。
第2の制御信号が、検出装置を制御するために供給される。
レーザ光源によって発生されたレーザ光ビームが、例えば照明される試料におけるレーザ光ビームの反射によって、又は蛍光効果をもたらすことによって、検出光ビームを発生するので、検出光は、レーザ光ビームの放射後の決められた遅延時間内に、検出装置で予想されることになる。
したがって、第2の制御信号は、第1の制御信号の時間遅延であることが多い。
第1の制御信号からの第2の制御信号の発生は、入力信号を制御可能に遅延させるために、高解像度で調整可能な、非常に正確な回路を必要とする。
遅延時間は、通常、約1〜2ナノ秒である。
そこでは第1に、粗遅延が、第1の遅延ユニットによって発生され、次に、細密遅延が、第2の遅延ユニットによって発生される。
第2の遅延ユニットは、2つのシフトレジスタに信号を出力するパルス整形器で構成される。
2つのシフトレジスタによって出力された信号は、出力信号を発生及び出力するために、ダブルデータレート(DDR)フリップフロップによって組み合わされる。
回路の解像度は、第2の遅延ユニットにおけるシフトレジスタのクロックレートを上げることによって、ある限度内で向上させることができるが、回路が複雑なので、クロックレートを任意に上げることが出来ない。
さらなる目的は、顕微鏡、及び高解像度で入力信号の遅延における柔軟な調整機能が達成可能であり、同時に構成ができるだけ単純な顕微鏡を制御するための方法を示すことである。
それによれば、問題の回路は、第2の遅延ユニットが、変換器及び第2のシフトレジスタを含み、変換器が、n本のリード線によって第2のシフトレジスタに接続されることと、値xt_k及び値xt_k−1が変換器に存在し、xt_k−1が、第1のクロック信号のk−1サイクルだけ遅延された入力信号であることと、値xt_k−1が、リード線1〜m上に存在し、xt_kが、リード線m+1〜n上に存在する(但し、1≦m≦n−1)ように、変換器が構成されることと、第2シフトレジスタが、リード線1〜n上に存在する値を、回路の出力信号として連続的に出力することと、を特徴とする。
それによれば、問題の方法は、さらなるステップ、すなわち、値xt_kを変換器に転送するステップと、値xt_k−1を変換器に転送するステップであって、xt_k−1が、第1のクロック信号のk−1サイクルだけ遅延された入力信号であるステップと、変換器により値xt_k−1をリード線1〜m(但し、1≦m≦n−1)上に出力するステップと、変換器により値xt_kをリード線m+1〜n上に出力するステップと、リード線1〜n上に存在する値を第2のシフトレジスタに転送するステップと、リード線1〜n上に存在する値を、第2のシフトレジスタによって、出力信号として連続的に出力するステップと、によって特徴づけられる。
この請求項によれば、試料を検査するための顕微鏡が説明され、その顕微鏡には、試料を照明するためのレーザ光源、及び試料から発する検出光を検出するための検出装置が含まれ、第1の制御信号が、レーザ光源によって発生される照明レーザビームを制御する役目をし、第2の制御信号が、検出装置を制御する役目をし、第1の制御信号は、請求項1〜8のいずれか一項に記載の回路に入力信号として入力され、第2の制御信号は、回路の出力信号によって構成される。
それによれば、レーザ光源及び検出装置を有する顕微鏡を制御するための方法が説明され、レーザ光源は、第1の制御信号によって制御され、検出装置は、第2の制御信号によって制御され、第2の制御信号は、請求項9に記載の方法を用いて、第1の制御信号を制御可能に遅延させることによって発生され、第1の制御信号は、入力信号として第1の遅延ユニットに入力され、第2の制御信号は、第2のシフトレジスタの出力信号によって構成される。
第2の遅延ユニットが、特定の方法で相互作用する変換器及び第2のシフトレジスタから構成されるということによって、第2の遅延をかなり単純化できるということが、更に、本発明によって認識された。
変換器は、ここではいわば直並列変換器として機能し、第2のシフトレジスタは、並直列変換器として用いられる。
用語「リード線」は、広く理解されるべきである。
変換器から第2のシフトレジスタに論理値又は信号を転送できるどんな技術的手段も、リード線と見なすことができる。
変換器は、値xt_k−1が、リード線1〜m上に存在し、かつ値xt_kが、リード線m+1〜n上に存在する(但し、1≦m≦n−1)ように構成される。
インスタンスm=nは、値xt_k−1が、全てのリード線1〜n上に存在し、かつ値xt_kが、どのリード線にも出力されないという事実をカバーする。
それによって、第2の遅延ユニットは、第1の遅延ユニット及び第2の遅延ユニットが互いに対応して適合することを利用して、第1のクロック信号の一サイクルと等しい遅延を発生することができる。
これは、第1の遅延ユニットによるシフトが、回路全体の所望の遅延に正確に対応するであろう場合に興味深い。
この構成によって、本発明による回路及び本発明による方法はまた、かかる場合をカバーすることが可能になる。
ここでもまた、1≦m≦n−1である。
第2の遅延ユニットによるゼロシフトの場合は、この実施形態において、インスタンスm=1によって構成される。
この実施形態も同様に、添付の特許請求の範囲によってカバーされるべきであることに留意されたい。
変換器と第2のシフトレジスタとの間の、本発明によるこの相互作用の結果として、第2の遅延ユニットは、比較的高解像度で値xt_k−1とxt_kとの間の「境界」をシフトすることができる。
それによって、次のように入力信号に影響を及ぼすことが可能になる。
すなわち、回路の出力部で発生されるものが、第1のクロック信号のkサイクルだけ遅延された入力信号と、第1のクロック信号のk−1サイクルだけ遅延された入力信号との間に、1:nの時間解像度で存在する出力信号であるように影響を及ぼすことが可能になる。
これによって、既存技術の回路の場合よりも、かなり高い解像度を実現することが可能になる。
第2の遅延ユニットは「細密」遅延用に使用される。
すなわち、1:nの時間解像度で、第1の遅延ユニットを用いて達成可能な2つの遅延間の遅延を取得することができる。
本発明による回路及び本発明による方法を用いれば、それによって、制御可能な遅延の柔軟な調整及び高い時間解像度を達成することが可能である。
今や解像度は、シフトレジスタの幅、及びシフトレジスタのシフト演算を実行できる速度だけに依存する。
それによって、全体としての回路の解像度は、かなり向上させることができる。
第2のシフトレジスタのシフト演算を第1の遅延ユニットの遅延と同期させるために、第2のシフトレジスタは、第2のクロック信号の周期長さTCLK2に対する第1のクロック信号の周期長さTCLK1の比率が第2のシフトレジスタの幅と等しいように発生される第2のクロック信号を用いて、時間を計ることができる。
周波数に関して述べると、第2のクロック信号は、次のように発生されることになろう。
すなわち、第2のクロック信号の周波数fCLK2に対する第1のクロック信号の周波数fCLK1の比率が、1と第2のシフトレジスタの幅との間の比率と等しいように発生されることになろう。
これは、次のように述べることができる。
TCLK1:TCLK2=n:1、又は
fCLK1:fCLK2=1:n
それぞれの周波数fCLK1及びfCLK2は、それぞれの周期長さの逆数である。
第2のクロック信号は、一方では、第1のクロック信号の周波数を増加させることによって発生することができる。
他方において、第1のクロック信号は、第2のクロック信号のクロック分周によって発生することができる。
さらなる選択肢として、第1のクロック信号及び第2のクロック信号は、第3のクロック信号に基づいて発生することができる。
2つのかかるクロック信号を発生するための方法及び回路は、既存技術から十分に周知である。
通常のシフトレジスタと同様に、この可変シフトレジスタは、各アクティブな(通常立ち上がり)クロックエッジにおいて、入力部に存在する入力信号をシフトレジスタメモリ内の一位置だけ更にシフトする。
しかしながら、可変シフトレジスタの場合に、遅延された入力信号は、固定数のシフト演算後には出力されない。
代わりに、可変シフトレジスタの有効長さは、シフトレジスタに結合されたシフトレジスタメモリのビットを第1の制御値によって定義できるように、制御することができる。
このように、クロックサイクルと、第1のシフトレジスタの最大長さによって定義される最大クロックサイクルとの間の遅延時間は、第1の制御値の関数として設定することができる。
それによって、入力信号の粗遅延を実現することができる。
変換器のこの構成によって、低内部遅延時間で非常に高速な回路を達成することが可能になる。
変換器の上記の機能が、制御値及び変換器の構造の熟練した調整によって達成可能であることは明白である。
xt_k−1の出力は、第2の制御値のビットの一論理値によって選択することができ、xt_kの出力は、そのビットの別の論理値によって選択することができる。
第2の制御値のこの第1の構成を用いれば、変換器は、非常に単純に保つことができる。
しかしながら、第2の制御値は、nビットの幅を有しなければならない。
次に、デコーダ回路は、xt_k−1の出力用の論理値を、リード線1〜m用に設けられる全てのゲートに出力することになろう。
それに応じて、リード線m+1〜n用に設けられるゲートは、他の論理値によって、xt_kを出力する許可を出されることになろう。
結果は、第2の制御値が、nビットの幅を有する必要がなく、その代わりに、例えば2進数として、はるかに小さい幅になり得るということである。
制御ユニットには、特定の遅延時間を達成するために、どの制御値が選択されなければならないかに関する必要な「知識」を含むことができる。
この知識には、例えば、第1及び第2のクロック信号の周期長さ、又は第2のシフトレジスタの幅nが含まれる。
これによって、例えば、ユーザ又は制御コンピュータは、第1及び第2の制御値がどのように選択される必要があるかを知る必要なしに、遅延時間を指定することが可能になる。
制御装置は、指定された遅延時間から正確な制御値を計算し、かつそれらをそれぞれ第1及び第2の遅延ユニットに出力することができる。
これは、第1のクロック信号のkサイクルだけ遅延された入力信号に加えて、第1のクロック信号のk−1サイクルだけ遅延された入力信号もまた出力されるという事実によって、容易に実行することができる。
いずれにせよ、両方の値が、第1の遅延ユニットに存在するので、第2の遅延ユニットへの出力は、通常、実行するのが容易である。
これらの場合に、第1の遅延ユニットは、xt_k−1だけを第2の遅延ユニットに転送すること可能であり、第2の遅延値xt_kは、第2の遅延ユニットによって発生することが可能である。
次に、第2の遅延ユニットに転送された信号は、第1のクロックシステムのさらなるサイクルだけ、第2の遅延ユニット内で遅延されることになり、かつそれによって、xt_kを発生することになろう。
したがって、xt_k−1及びxt_kの両方は、第2の遅延ユニットにおいて今度も利用可能になろう。
代替として、xt_k−1を発生するための別個の遅延要素が、第2の遅延ユニットに先行することが可能である。
第2のシフトレジスタは、信号の立ち上がり又は立ち下がりエッジにおいて、リード線1〜n上に存在する論理値が第2のシフトレジスタのメモリ位置に転送されるように、トリガ入力部における信号に反応することが可能である。
原則として、本発明による回路を使用するように適切に再構成できる顕微鏡が、例えば、本出願人の独国特許出願公開第10 2009 055 993 A1号明細書に開示されている。
本発明による回路は、この文脈において、第1の制御信号から、遅延によって第2の制御信号を導き出すために用いられる。
第1の制御信号は、回路の入力信号を構成し、第2の制御信号は、回路の出力信号によって構成される。
かかる装置の構成のさらなる詳細に関して、読者は、前述の文献を参照されたい。
これにより、その文献内容に対して、参照が明白になされる。
その目的のために、読者は、一方では請求項1に従属する請求項を、他方では図面に関連する本発明の好ましい例示的な実施形態の下記の説明を参照されたい。
図面に関連する本発明の好ましい例示的な実施形態の説明と共に、教示の一般に好ましい実施形態及びさらなる発展の説明もまた提供される。
入力信号PULS_INは、第1の遅延ユニット1に入力され、かつ第1の制御値pに基づいて遅延される。
第1の遅延ユニット1は、可変シフトレジスタ、すなわち、その有効長さkが、第1の制御値pによって影響され得る可変シフトレジスタとして具体化される。
これが具体的に意味することは、第1の制御値pが、遅延された入力信号が出力されるシフトレジスタの深さを制御するということである。
入力信号PULS_INは、高レベルと低レベルとの間で切り換わるパルス列又は論理信号であり、入力信号PULS_INの粒度は、第1のクロック信号CLK1によって定義される。
したがって、第1の遅延ユニット1は、第1のクロック信号CLK1によってクロックを計られ、かつ第1のクロック信号CLK1の各立ち上がりエッジにおいて、シフトレジスタメモリ内で入力信号PULS_INを一位置だけ更にシフトする。
これらの値は、第1のシフトレジスタのk番目及びk−1番目の位置から取られる。
したがって、値xt_k−1は、第1のクロック信号CLK1のk−1サイクルだけ入力信号PULS_INを遅延させることによって生成され、値xt_kは、第1のクロック信号CLK1のkサイクルだけ入力信号PULS_INを遅延させることによって生成される。
変換器3の機能原理を、図2に関連して、より詳細に説明する。
変換器3には、第2の制御値qによって影響され得る組み合わせ論理ユニットが含まれる。
第2の制御値qの関数として、値xt_k−1は、出力部1〜mにおいて出力され、値xt_kは、出力部m+1〜nにおいて出力される。
特に単純な実施形態において、第2の制御値は、nビットの幅を有することができ、値xt_k−1は、第2の制御値qの位置iにおけるビットが論理0に等しい場合には常に、変換器の出力部iにおいて出力される。
反対に、第2の制御値qのi番目のビットにおける論理1の場合に、値xt_kが、変換器の出力部iにおいて出力される。
この方式では、第2の制御値qがかなり多数のビットを含まなければならないので、第2の制御値qが、任意選択のデコーダ回路(図2には示さず)によって、組み合わせ論理ユニット用の対応する適切な論理値に変換される2進数によって構成されることが考えられる。
したがって、変換器3によって生成された値xt_k−1及びxt_kは、第2のシフトレジスタ4のn入力部にそれぞれ存在する。
第2のシフトレジスタ4には、トリガ入力部及びクロック入力部が含まれ、第1のクロック信号CLK1は、トリガ入力部に存在し、第2のクロック信号CLK2は、クロック入力部に存在する。
トリガ入力部は、印加されたクロック信号の立ち上がりエッジにおいて、入力部1〜nに存在する論理値が、第2のシフトレジスタ4内のシフトレジスタメモリ(図示せず)に伝達されるように、用いられる。
シフトレジスタメモリに記憶された値は、クロック入力部に存在するクロック信号によって連続的に出力される。
第2のクロック信号CLK2の各立ち上がりエッジと共に、シフトレジスタメモリの現在アドレスされているメモリ位置から次のメモリ位置への切り換えが発生し、その結果、シフトレジスタメモリに記憶された全ての値が、シフトレジスタ4の出力部を介して少しずつ出力される。
第2のシフトレジスタの出力信号は、第2の遅延ユニット2の出力信号及びしたがって全体としての回路の出力信号PULS_OUTを同時に構成する。
したがって、
fCLK1:fCLK2=1:n
であり、この式において、fCLK1は、第1のクロック信号CLK1の周波数であり、fCLK2は、第2のクロック信号CLK2の周波数であり、周波数fCLK1、fCLK2は、それぞれの周期長さTCLK1、TCLK2の逆数であると仮定される。
本発明による回路は、その不可欠な配線要素を含み、破線によって囲まれている。
回路に加えて、本発明による顕微鏡には、試料(図示せず)を照明するための照明レーザ光ビーム6を発生するレーザ光源5が含まれる。
照明レーザビーム6は、例えば、試料の蛍光の結果として、照明レーザビーム6から作られる検出光7を試料において生成する。
検出光7は、検出装置8に伝わり、検出装置8は、検出光から検出信号を発生する。
検出装置8は、検出信号から測定信号10を発生する、かつそれを出力する測定システム9に接続される。
制御ユニット13によって発生された入力信号PULS_INが、第1の遅延ユニット1の入力部に印加される。
この目的のために、遅延計算ユニット14は、制御値p及びqを正確に計算できるように、回路のパラメータを「知っている」。
パラメータの中には、第1の遅延ユニットにおけるシフトレジスタメモリの幅、第2のシフトレジスタ4の幅n、及び第1のクロック信号CLK1の周波数がある。
2つの制御値p及びqは、第1及び第2の遅延ユニット1及び2の対応する入力部に転送される。
第1のクロック信号CLK1は、第1の遅延ユニット1のクロック入力部及び第2の遅延ユニット2のトリガ入力部に転送される。
第2のクロック信号CLK2は、第2の遅延ユニット2のクロック入力部に印加される。
第1の制御信号11は、制御ユニット13によって発生されるパルス列によって構成され、かつ入力信号PULS_INとして第1の遅延ユニット1に転送される。
第2の制御信号は、第1の制御信号11を遅延させることにより、本発明による回路によって発生され、遅延は、遅延計算ユニット14に入力される総遅延時間wによって定義可能である。
2 第2の遅延ユニット
3 変換器
4 第2のシフトレジスタ
5 レーザ光源
6 照明レーザビーム
7 検出光
8 検出装置
9 測定システム
10 測定信号
11 第1の制御信号
12 第2の制御信号
13 制御ユニット
14 遅延計算ユニット
15 クロック発生器
PULS_IN 入力信号
PULS_OUT 出力信号
k 第1のシフトレジスタの有効長さ
m xt_k−1及びxt_kの出力間の境界
n 第2のシフトレジスタの幅
p 第1の制御値
q 第2の制御値
w 総遅延時間
Claims (11)
- 入力信号を制御可能に遅延させるための回路であって、前記回路が、第1の遅延ユニット(1)と第2の遅延ユニット(2)を備えて構成され、前記入力信号(PULS_IN)が、値xt_kを発生するために前記入力信号(PULS_IN)を第1のクロック信号(CLK1)のkサイクルだけ遅延させ、かつそれを前記第2の遅延ユニット(2)に転送する前記第1の遅延ユニット(1)に入力され、
前記第2の遅延ユニット(2)が、変換器(3)と第2のシフトレジスタ(4)を備えて構成され、前記変換器(3)が、n本のリード線によって前記第2のシフトレジスタ(4)に接続され、
前記値xt_kと、前記第1のクロック信号(CLK1)のk−1サイクルだけ遅延された前記入力信号(PULS_IN)である値xt_k−1とが、前記変換器(3)に入力され、
値xt_k−1がリード線1〜m上に存在し、かつ値xt_kがリード線m+1〜n上に存在する(但し、1≦m≦n)ように、前記変換器(3)が構成され、
前記第2のシフトレジスタ(4)が、リード線1〜n上に存在する前記値を、前記回路の出力信号(PULS_OUT)として連続的に出力する、回路。 - 前記第2のシフトレジスタ(4)が、TCLK1:TCLK2=n:1であるように発生される第2のクロック信号(CLK2)を用いて時間を計られる、請求項1に記載の回路。
- 前記第1の遅延ユニット(1)が、第1のシフトレジスタであって、その有効長さkが第1の制御値(p)によって制御可能である第1のシフトレジスタを含む、請求項1又は2に記載の回路。
- 前記変換器(3)が、組み合わせ論理ユニット(5)を備える、請求項1〜3のいずれか一項に記載の回路。
- m、及びしたがってxt_k−1の出力とxt_kの出力との間の境界を定義し制御する第2の制御値(q)が、前記変換器(3)の入力部に入力される、請求項1〜4のいずれか一項に記載の回路。
- 前記回路が、前記第1の制御値(p)と前記第2の制御値(q)を発生して出力する制御装置を含む、請求項3及び5に記載の回路。
- 前記第1の遅延ユニット(1)が、xt_kとxt_k−1の両方を前記第2の遅延ユニット(2)に転送する、請求項1〜6のいずれか一項に記載の回路。
- 前記第1のクロック信号(CLK1)が、前記第2のシフトレジスタ(4)の入力部に入力され、前記第2のシフトレジスタ(4)が、前記第1のクロック信号(CLK1)の各立ち上がりエッジにてリード線1〜n上に存在する論理値が前記第2のシフトレジスタ(4)に伝達されるように、好ましくは構成される、請求項1〜7のいずれか一項に記載の回路。
- 値xt_kを得るために、第1の遅延ユニット(1)によって第1のクロック信号(CLK1)のkサイクルだけ前記入力信号(PULS_IN)を遅延させるステップを備える、入力信号を制御可能に遅延させるための方法において、
さらなるステップ、すなわち、
前記値xt_kを変換器(3)に転送するステップと、
前記第1のクロック信号(CLK1)のk−1サイクルだけ遅延された前記入力信号(PULS_IN)である値xt_k−1を前記変換器(3)に転送するステップと、
リード線1〜m(但し、1≦m≦n)上の前記値xt_k−1を前記変換器(3)によって出力するステップと、
リード線m+1〜n上の前記値xt_kを前記変換器(3)によって出力するステップと、
リード線1〜n上に存在する前記値を第2のシフトレジスタ(4)に転送するステップと、
リード線1〜n上に存在する前記値を、第2のシフトレジスタ(4)によって出力信号(PULS_OUT)として連続的に出力するステップと、
を備えることを特徴とする方法。 - 試料を検査するための顕微鏡であって、前記試料を照明するためのレーザ光源(5)と、前記試料から発せられる検出光(7)を検出するための検出装置(8)とを含み、第1の制御信号(11)が、前記レーザ光源によって発生された照明レーザビーム(6)を制御するのに供せられ、第2の制御信号(12)が、前記検出装置(8)を制御するのに供せられるものであり、
前記第1の制御信号(11)が、請求項1〜8のいずれか一項に記載の回路に入力信号(PULS_IN)として入力され、前記第2の制御信号(12)が、前記回路の出力信号(PULS_OUT)によって構成される、顕微鏡。 - レーザ光源(5)と検出装置(8)を有する顕微鏡を制御するための方法であって、前記レーザ光源(5)が第1の制御信号(11)によって制御され、前記検出装置(8)が第2の制御信号(12)によって制御されるものであり、
前記第2の制御信号(12)が、請求項9に記載の方法を用いて、前記第1の制御信号(11)を制御可能に遅延させることによって発生され、前記第1の制御信号(11)が、前記第1の遅延ユニット(1)に入力信号(PULS_IN)として入力され、前記第2の制御信号(12)が、前記第2のシフトレジスタ(4)の出力信号(PULS_OUT)によって構成される、方法。
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