JPH01175408A - 信号遅延装置 - Google Patents
信号遅延装置Info
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- JPH01175408A JPH01175408A JP62334443A JP33444387A JPH01175408A JP H01175408 A JPH01175408 A JP H01175408A JP 62334443 A JP62334443 A JP 62334443A JP 33444387 A JP33444387 A JP 33444387A JP H01175408 A JPH01175408 A JP H01175408A
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- 238000013461 design Methods 0.000 claims abstract description 12
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は計測制御分野、通信制御分野などにおいて信号
の遅延を行うための信号遅延装置に関する。
の遅延を行うための信号遅延装置に関する。
従来の技術
第３図は、従来の信号遅延装置を示す。
第３図において、３０］は遅延すべき信号が入力する入
力端子、３３０〜３３３はそれぞれ直列に接続され、入
力端子３０１からの信号を遅延する論理回路の各インバ
ータであり、各インバータ３３０〜３３３の出力はマル
チプレクサ３２０及びバリキャップ３４０〜３４３に接
続されている。３１０は入力した遅延時間を予め記憶し
、マルチプレクサ３２０の入力を選択する遅延時間指定
手段である。３５０は、遅延された信号がマルチプレク
サ３２０から出力される出力端子である。
力端子、３３０〜３３３はそれぞれ直列に接続され、入
力端子３０１からの信号を遅延する論理回路の各インバ
ータであり、各インバータ３３０〜３３３の出力はマル
チプレクサ３２０及びバリキャップ３４０〜３４３に接
続されている。３１０は入力した遅延時間を予め記憶し
、マルチプレクサ３２０の入力を選択する遅延時間指定
手段である。３５０は、遅延された信号がマルチプレク
サ３２０から出力される出力端子である。
次に上記従来例の動作について説明する。
第３図において、予め入力端子３０１に信号が印加され
、インバータ３３０〜３３３の各出力が上記入力端子３
０１に印加された信号に対し、所定の遅延が起るように
パリキャンプ（可変容量ダイオード）３４０〜３４３を
個々に調整しておく。 □３ ＼ 。
、インバータ３３０〜３３３の各出力が上記入力端子３
０１に印加された信号に対し、所定の遅延が起るように
パリキャンプ（可変容量ダイオード）３４０〜３４３を
個々に調整しておく。 □３ ＼ 。
この状態において、遅延時間指定手段３１０により、遅
延すべき時間を得るために、各インバータ３３０〜３３
３の出力の何れかを選択する指示がマルチプレクサ３２
０に与えられ、出力端子３５０から所望の時間遅延され
たデータが出力される。
延すべき時間を得るために、各インバータ３３０〜３３
３の出力の何れかを選択する指示がマルチプレクサ３２
０に与えられ、出力端子３５０から所望の時間遅延され
たデータが出力される。
発明が解決しようとする問題点
しかしながら、上記従来の信号遅延装置では、所望の遅
延時間を得るためには、上述のようにバリキャップ３４
．０〜３４３を個々に調整しなげればならず、従って自
動調整は困難である。またバリキャップ３４０〜３４３
をインバータ３３０〜３３３と同一の半導体チップ内に
収納することができないために、装置の小型化は実現が
困難であるという問題点がある。
延時間を得るためには、上述のようにバリキャップ３４
．０〜３４３を個々に調整しなげればならず、従って自
動調整は困難である。またバリキャップ３４０〜３４３
をインバータ３３０〜３３３と同一の半導体チップ内に
収納することができないために、装置の小型化は実現が
困難であるという問題点がある。
本発明は、このような従来の問題点を解決するものであ
り、所定の遅延時間を得るための調整が自動的にできる
と共に、小型化が実現できる優れた信号遅延装置を提供
することを目的とするもので゛ある。
り、所定の遅延時間を得るための調整が自動的にできる
と共に、小型化が実現できる優れた信号遅延装置を提供
することを目的とするもので゛ある。
問題点を解決するための手段
本発明は上記問題点を解決するために、複数の論理回路
と長さの異なる複数の配線との組み合わせにより入力信
号をそれぞれ異なる時間で遅延する遅延手段と、入力信
号の遅延時間が設定されろ第１の記憶手段と、遅延時間
の補正値が設定される第２の記憶手段を設け、第１の記
憶手段に設定された前記遅延手段の設計値に応じて前記
遅延手段の１組の論理回路と配線を選択し、遅延時間の
設計値と実際の値の差を算出して前記第２の記憶手段に
設定し、第１の記憶手段に設定された前記遅延手段の設
計値と前記第２の記憶手段に設定された差の加算値に応
じて前記遅延手段の１組の論理回路と配線を選択するよ
うにしたものである。
と長さの異なる複数の配線との組み合わせにより入力信
号をそれぞれ異なる時間で遅延する遅延手段と、入力信
号の遅延時間が設定されろ第１の記憶手段と、遅延時間
の補正値が設定される第２の記憶手段を設け、第１の記
憶手段に設定された前記遅延手段の設計値に応じて前記
遅延手段の１組の論理回路と配線を選択し、遅延時間の
設計値と実際の値の差を算出して前記第２の記憶手段に
設定し、第１の記憶手段に設定された前記遅延手段の設
計値と前記第２の記憶手段に設定された差の加算値に応
じて前記遅延手段の１組の論理回路と配線を選択するよ
うにしたものである。
作 用
本発明は上記構成により、第１の記憶手段に設定された
前記遅延手段の設計値と前記第２の記憶手段に設定され
た差の加算値に応じて前記遅延手段の１組の論理回路と
配線を選択するために、所望の遅延時間の信号を自動的
に得ることができ、また、半導体により容易に構成する
ととができろために、装置を小型化することができる。
前記遅延手段の設計値と前記第２の記憶手段に設定され
た差の加算値に応じて前記遅延手段の１組の論理回路と
配線を選択するために、所望の遅延時間の信号を自動的
に得ることができ、また、半導体により容易に構成する
ととができろために、装置を小型化することができる。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１００は信号発生器１６２が発生した遅
延すべき信号の入力回路であり、］０２１〜１０２ｎは
、それぞれ直列に接続された論理回路であって、各々所
定の時間（本例ではＩｎ５）で人力信号を遅延するよう
にインバータによって構成される。１１０はマルチプレ
クサであって演算手段１４２からの指示により、入力回
路１００及び論理回路１０２１〜１０２ｎからの信号の
１つを選択する。
１図において、１００は信号発生器１６２が発生した遅
延すべき信号の入力回路であり、］０２１〜１０２ｎは
、それぞれ直列に接続された論理回路であって、各々所
定の時間（本例ではＩｎ５）で人力信号を遅延するよう
にインバータによって構成される。１１０はマルチプレ
クサであって演算手段１４２からの指示により、入力回
路１００及び論理回路１０２１〜１０２ｎからの信号の
１つを選択する。
１２０１〜１２０ｍは、第２図に示すように、長さｌｓ
、（Ｊ２．〜，１ｍ の異なる配線であり、並列に接続
されている。尚、この配線１２１１〜１２０ｍによる遅
延はそれぞれ、１．２５ｐｓのｋ （ｋ ＝ １．２．
−、 ｍ）倍になる様に設計される。
、（Ｊ２．〜，１ｍ の異なる配線であり、並列に接続
されている。尚、この配線１２１１〜１２０ｍによる遅
延はそれぞれ、１．２５ｐｓのｋ （ｋ ＝ １．２．
−、 ｍ）倍になる様に設計される。
１３０は、マルチプレクサであり、演算手段１４２から
の指示により配線１２０１〜１２０ｍからの信号の１つ
を選択し、出力回路１５０に出力するものである。１６
１は遅延時間測定器で信号発生器１６２と出力回路１５
０間の信号の遅延時間を測定するものであり、１４０は
遅延時間指定レジスタでデータ処理装置１．６０から指
示された遅延すべき時間データを記憶する。１４１は製
品バラツキ補正レジスタであって、データ処理装置１６
０から指示された設計値と、実際の値との遅延時間の差
を補正するデータを記憶する。
の指示により配線１２０１〜１２０ｍからの信号の１つ
を選択し、出力回路１５０に出力するものである。１６
１は遅延時間測定器で信号発生器１６２と出力回路１５
０間の信号の遅延時間を測定するものであり、１４０は
遅延時間指定レジスタでデータ処理装置１．６０から指
示された遅延すべき時間データを記憶する。１４１は製
品バラツキ補正レジスタであって、データ処理装置１６
０から指示された設計値と、実際の値との遅延時間の差
を補正するデータを記憶する。
１４２は演算手段であって、遅延時間指定レジスタ１４
０と、製品バラツキ補正レジスタ１４１の出力を加算し
、加算結果のナノセカンド単位の整数部と小数部により
、それぞれマルチプレクサ１１００Å力とマルチプレク
サ１３００Å力を選択する。
０と、製品バラツキ補正レジスタ１４１の出力を加算し
、加算結果のナノセカンド単位の整数部と小数部により
、それぞれマルチプレクサ１１００Å力とマルチプレク
サ１３００Å力を選択する。
上記入力回路１００、論理回路１０２１〜１０２ｎ、マ
ルチプレクサ１１０ 、１３０、配線１２０１〜１２０
ｍ、出力回路１５０、レジスタ１４０ 、１４１及び演
算手段１４２が信号遅延装置を構成している。
ルチプレクサ１１０ 、１３０、配線１２０１〜１２０
ｍ、出力回路１５０、レジスタ１４０ 、１４１及び演
算手段１４２が信号遅延装置を構成している。
次に上記実施例の動作について説明する。
次に、上記実施例の動作を説明するものとし、この動作
は次の２つの手順で行う。
は次の２つの手順で行う。
手順（１）
先ず、例えば遅延時間２．２５ｎｓの信号を得る場合、
データ処理装置１６０から製品のばらつき補正レジスタ
を［ＯＪＫリセットするとともに、遅延時間指定レジス
タ１４０に設計値である遅延時間２．２５ｎｓをセット
する。
データ処理装置１６０から製品のばらつき補正レジスタ
を［ＯＪＫリセットするとともに、遅延時間指定レジス
タ１４０に設計値である遅延時間２．２５ｎｓをセット
する。
演算手段１４２は、レジスタ１４０ 、１４１にセット
されたデータを加算（０＋２．２５）し、加算結果の整
数部「２」によりマルチプレクサ１１０が論理回路１０
２２の出力信号を選択するように制御するとともに、小
数部［０，２５Ｊによりマルチプレクサ１３０が配線１
２０２を選択するように制御する。
されたデータを加算（０＋２．２５）し、加算結果の整
数部「２」によりマルチプレクサ１１０が論理回路１０
２２の出力信号を選択するように制御するとともに、小
数部［０，２５Ｊによりマルチプレクサ１３０が配線１
２０２を選択するように制御する。
したがって、信号発生器１６２からの信号は、入力回路
］００、論理回路１，０２１． ］−０２２、マルチプ
レクサ１．１０、配線１２０２、マルチプレクサ１３０
を介して出力回路］５０に出力される。
］００、論理回路１，０２１． ］−０２２、マルチプ
レクサ１．１０、配線１２０２、マルチプレクサ１３０
を介して出力回路］５０に出力される。
この入力回路１００と出力回路］５０の間の配線１２０
１による実際の遅延時間（２，２５±α）ｎｓが測定器
１６１により測定されると、データ処理装置］６０は、
この遅延時間と設計値の差（補正値）αを演算し、製品
ばらつき補正レジスタ１伺に書込む。
１による実際の遅延時間（２，２５±α）ｎｓが測定器
１６１により測定されると、データ処理装置］６０は、
この遅延時間と設計値の差（補正値）αを演算し、製品
ばらつき補正レジスタ１伺に書込む。
したがって、この動作により論理回路１０２１゜１０２
２と配線１２０２による遅延時間の補正値αが製品のば
らつき補正レジスタ１４１に書き込まれろ。
２と配線１２０２による遅延時間の補正値αが製品のば
らつき補正レジスタ１４１に書き込まれろ。
手順（２）
この手順でも同様に、演算手段１４２は同様な処理を実
行する。伺、この処理では、遅延時間測定器１６１の動
作を停止する。
行する。伺、この処理では、遅延時間測定器１６１の動
作を停止する。
すなわち、演算手段１４２は、遅延時間指定レジスタ１
４０に設定された指定遅延時間２．２５ｎｓと製品ばら
つき補正レジスタ１４１に書き込まれた補正値αを加算
し、加算値（２，２５±α）ｎｓの整数部に応じてマル
チプレクサ］１０が１つの論理回路１０２の出力信号を
選択するように制御するとともに、小数部に応じてマル
チプレクサ１３０が１つの配線１２０を選択するように
制御する。
４０に設定された指定遅延時間２．２５ｎｓと製品ばら
つき補正レジスタ１４１に書き込まれた補正値αを加算
し、加算値（２，２５±α）ｎｓの整数部に応じてマル
チプレクサ］１０が１つの論理回路１０２の出力信号を
選択するように制御するとともに、小数部に応じてマル
チプレクサ１３０が１つの配線１２０を選択するように
制御する。
したがって、信号発生器１６２からの信号は、入力回路
１００、選択された論理回路１０２、マルチプレクサ１
１０、選択された配線１２０、マルチプレクサ１３０を
介して出力回路１５０に出力され、しだが９ ＼−７ って、選択きれた論理回路１０２と配線１２０により２
．２５ｎｓの遅延信号を得ろことができる。
１００、選択された論理回路１０２、マルチプレクサ１
１０、選択された配線１２０、マルチプレクサ１３０を
介して出力回路１５０に出力され、しだが９ ＼−７ って、選択きれた論理回路１０２と配線１２０により２
．２５ｎｓの遅延信号を得ろことができる。
このように上記実施例によれば、論理回路と配線との組
合わせで信号遅延を行い、また補正手段で設計値と実際
の値との遅延時間差を補正手段を有することにより調整
が不用となり、且つデジタル回路のみで構成するため装
置を小型化することができる。
合わせで信号遅延を行い、また補正手段で設計値と実際
の値との遅延時間差を補正手段を有することにより調整
が不用となり、且つデジタル回路のみで構成するため装
置を小型化することができる。
発明の詳細
な説明したように、本発明は、複数の論理回路と長さの
異なる複数の配線との組み合わせにより入力信号をそれ
ぞれ異なる時間で遅延する遅延手段と、入力信号の遅延
時間が設定される第１の記憶手段と、遅延時間の補正値
が設定される第２の記憶手段を設け、第１の記憶手段に
設定された前記遅延手段の設計値に応じて前記遅延手段
の１組の論理回路と配線を選択し、遅延時間の設計値と
実際の値の差を算出して前記第２の記憶手段に設定し、
第１の記憶手段に設定された前記遅延手段の設計値と前
記第２の記憶手段に設定された差の加算値に応じて前記
遅延手段の１組の論理回路と配線を選択するようにした
ので、所望の遅延時間の信号を自動的に得ることができ
、また、半導体にｉり容易に構成することができるため
、装置を小型化することができる。
異なる複数の配線との組み合わせにより入力信号をそれ
ぞれ異なる時間で遅延する遅延手段と、入力信号の遅延
時間が設定される第１の記憶手段と、遅延時間の補正値
が設定される第２の記憶手段を設け、第１の記憶手段に
設定された前記遅延手段の設計値に応じて前記遅延手段
の１組の論理回路と配線を選択し、遅延時間の設計値と
実際の値の差を算出して前記第２の記憶手段に設定し、
第１の記憶手段に設定された前記遅延手段の設計値と前
記第２の記憶手段に設定された差の加算値に応じて前記
遅延手段の１組の論理回路と配線を選択するようにした
ので、所望の遅延時間の信号を自動的に得ることができ
、また、半導体にｉり容易に構成することができるため
、装置を小型化することができる。
第１図は本発明の一実施例における信号遅延装置の概略
ブロック図、第２図は本発明の配線を示す説明図、第３
図は従来の信号遅延装置の説明図である。 １００・入力回路、１０２１〜１０２ｎ・・・論理回路
、１１０．１．３０・・・マルチプレクサ、 １２０１
〜１２０ｍ 配線、１４０．、、遅延時間指定レジス
タ、１４１−・製品バラツキ補正レジスタ、１４２・・
・演算手段、１５０ 出力回路、１６０・・・データ
処理装置、１６１ 遅延時間測定器、１６２・・信号
発生器。
ブロック図、第２図は本発明の配線を示す説明図、第３
図は従来の信号遅延装置の説明図である。 １００・入力回路、１０２１〜１０２ｎ・・・論理回路
、１１０．１．３０・・・マルチプレクサ、 １２０１
〜１２０ｍ 配線、１４０．、、遅延時間指定レジス
タ、１４１−・製品バラツキ補正レジスタ、１４２・・
・演算手段、１５０ 出力回路、１６０・・・データ
処理装置、１６１ 遅延時間測定器、１６２・・信号
発生器。
Claims (1)
- 複数の論理回路と長さの異なる複数の配線との組み合わ
せにより入力信号をそれぞれ異なる時間で遅延する遅延
手段と、入力信号の遅延時間が設定される第１の記憶手
段と、遅延時間の補正値が設定される第２の記憶手段と
、第１の記憶手段に設定された前記遅延手段の設計値に
応じて前記遅延手段の１組の論理回路と配線を選択し、
遅延時間の設計値と実際の値の差を算出して前記第２の
記憶手段に設定し、第１の記憶手段に設定された前記遅
延手段に設計値と前記第２の記憶手段に設定された差の
加算値に応じて前記遅延手段の１組の論理回路と配線を
選択する手段とを有する信号遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334443A JPH01175408A (ja) | 1987-12-29 | 1987-12-29 | 信号遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334443A JPH01175408A (ja) | 1987-12-29 | 1987-12-29 | 信号遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175408A true JPH01175408A (ja) | 1989-07-11 |
Family
ID=18277441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334443A Pending JPH01175408A (ja) | 1987-12-29 | 1987-12-29 | 信号遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175408A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235513A (ja) * | 1990-02-13 | 1991-10-21 | Matsushita Electric Ind Co Ltd | 遅延装置 |
| JPH04100311A (ja) * | 1990-08-18 | 1992-04-02 | Mitsubishi Electric Corp | 高精度ディレイ回路 |
| US6215345B1 (en) | 1998-04-16 | 2001-04-10 | Nec Corporation | Semiconductor device for setting delay time |
| WO2001093423A1 (en) * | 2000-05-30 | 2001-12-06 | Advantest Corporation | Variable delay circuit and semiconductor circuit test device |
| WO2007010837A1 (ja) * | 2005-07-19 | 2007-01-25 | Matsushita Electric Industrial Co., Ltd. | 可変遅延回路、及び可変遅延回路の遅延調整方法 |
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| JPS5696526A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Timing signal generating system |
| JPS6069722A (ja) * | 1983-09-26 | 1985-04-20 | Fujitsu Ltd | タイミング調整方法 |
| JPS61242410A (ja) * | 1985-04-19 | 1986-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
-
1987
- 1987-12-29 JP JP62334443A patent/JPH01175408A/ja active Pending
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