JPS6069722A - タイミング調整方法 - Google Patents
タイミング調整方法Info
- Publication number
- JPS6069722A JPS6069722A JP58177262A JP17726283A JPS6069722A JP S6069722 A JPS6069722 A JP S6069722A JP 58177262 A JP58177262 A JP 58177262A JP 17726283 A JP17726283 A JP 17726283A JP S6069722 A JPS6069722 A JP S6069722A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor memory
- delay
- timing
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、同期式ディジタル機器におりる複数の遅延回
路を持ったタイミング発生回路のタイミング調整方法に
関する。
路を持ったタイミング発生回路のタイミング調整方法に
関する。
（ｂ＋ 技術の背景
最近のディジタル技術と半導体集積回路技術等の進歩に
より、ディジタル情報を伝達処理する方式は、ディジタ
ル通信による高度情報通信システムや、各種ディジタル
情報処理システム等の中核として、今後２更にディジタ
ル信号処理技術や大規模半導体集積回路技術等の最新テ
クノロジーを採用し発展している。
より、ディジタル情報を伝達処理する方式は、ディジタ
ル通信による高度情報通信システムや、各種ディジタル
情報処理システム等の中核として、今後２更にディジタ
ル信号処理技術や大規模半導体集積回路技術等の最新テ
クノロジーを採用し発展している。
これ等ディジクル信号処理技術を利用した同期式ディジ
タル機器には、ディジタル情報処理システムの基本とな
るタイミング発生回路が設りられており、この複数の位
相やパルス幅を持ったタイミング発生回路の同期信号（
クロック等）を使用して、同期式ディジタル機器を作動
する。従って。
タル機器には、ディジタル情報処理システムの基本とな
るタイミング発生回路が設りられており、この複数の位
相やパルス幅を持ったタイミング発生回路の同期信号（
クロック等）を使用して、同期式ディジタル機器を作動
する。従って。
同期式ディジタル機器各々に設りられるタイミング発生
回路は、それぞれの機器に通した位相タイミングを組み
込むため、タイミング発生回路内の遅延回路の位相タイ
ミングを調整し、複数の位相タイミングを得るタイミン
グ調整作業が行われる。
回路は、それぞれの機器に通した位相タイミングを組み
込むため、タイミング発生回路内の遅延回路の位相タイ
ミングを調整し、複数の位相タイミングを得るタイミン
グ調整作業が行われる。
これ等のタイミング調整は、電子機器の高性能化。
高速化に伴い高精度を必要とし、遅延回路のバラツキも
考處した調整が必要となってくる。
考處した調整が必要となってくる。
ｆｃｌ 従来技術と問題点
従来の、この種のタイミング調整作業について以下説明
する。第１図は従来のタイミング調整方法の回路構成ブ
ロック図を示す。１は被調整回路であり、この被＃ｌ！
ｉ１整回路１の調整個所に複数の遅延回路２ｌ−２ｎを
直列にバラツキを考応、した量だけ接続し、その遅延回
路２ｌ−２ｎの各々の接続点をショート回路３の選択端
子４ｔ−４ｎに接続する。ショート回路３からの出力信
号と５被調整回路１に入力する入力信号をオシロスコー
プ５に接続する。
する。第１図は従来のタイミング調整方法の回路構成ブ
ロック図を示す。１は被調整回路であり、この被＃ｌ！
ｉ１整回路１の調整個所に複数の遅延回路２ｌ−２ｎを
直列にバラツキを考応、した量だけ接続し、その遅延回
路２ｌ−２ｎの各々の接続点をショート回路３の選択端
子４ｔ−４ｎに接続する。ショート回路３からの出力信
号と５被調整回路１に入力する入力信号をオシロスコー
プ５に接続する。
同期式ディジタル機器に必要な多種類の位相のタイミン
グ調整作業は、１つの位相のタイミングに対し、遅延回
路２ｌ−−２ｎの各々の接続点から入力されたショート
回路３内の選択端子４ｌ−４ｎを適宜選択して出力し、
オシロスコープ４で被調整回路１の入力信号と、ショー
ト回路３からの出力信号の位相差を比較し、目椋値がｉ
−１られれば次の位相のタイミング調整へと移り２順次
所要のタイミング数だけこの選択ＪＭＩ整が繰り返えさ
れる。ｔｉ（−）で。
グ調整作業は、１つの位相のタイミングに対し、遅延回
路２ｌ−−２ｎの各々の接続点から入力されたショート
回路３内の選択端子４ｌ−４ｎを適宜選択して出力し、
オシロスコープ４で被調整回路１の入力信号と、ショー
ト回路３からの出力信号の位相差を比較し、目椋値がｉ
−１られれば次の位相のタイミング調整へと移り２順次
所要のタイミング数だけこの選択ＪＭＩ整が繰り返えさ
れる。ｔｉ（−）で。
所要のタイミングか多種類必要とする場合は、被調整回
路１が多数回路となるため、１つのタイミングを調整す
る毎に２ シＥｌ １・回路３の選択端子４１−−４
ｎのオープン／ショートの繰り返し作業となり、タイミ
ング調整作業に多くの］二数を費やす欠点を有していた
。
路１が多数回路となるため、１つのタイミングを調整す
る毎に２ シＥｌ １・回路３の選択端子４１−−４
ｎのオープン／ショートの繰り返し作業となり、タイミ
ング調整作業に多くの］二数を費やす欠点を有していた
。
（ｄｌ 発明の目的
本発明は、この従来の欠点を解決することを目的として
いる。
いる。
（ｅｌ 発明の構成
上記目的は、複数の位相やパルス幅の同期信号のタイミ
ングを作成する直列に接続された複数の遅延回路と、前
記複数の遅延回路の遅延位相データを記憶する手段によ
り１）ＩＪ記遅延回路の遅延位相データを記１念する半
導体メモリと、前記半導体メモリ内の遅延位相データを
読み出し前記複数の遅延回路を選択制ｆａｌｌするデー
タセレクタ＝を有するタイミング発生回路であって、所
定のタイミングを得るために、前記データセレクターで
前記半導体メモリ内の遅延位相データを読み出し、前記
データセレクターの制御により前記複数の遅延回路を選
択し接続するよう構成した本発明によって達成される。
ングを作成する直列に接続された複数の遅延回路と、前
記複数の遅延回路の遅延位相データを記憶する手段によ
り１）ＩＪ記遅延回路の遅延位相データを記１念する半
導体メモリと、前記半導体メモリ内の遅延位相データを
読み出し前記複数の遅延回路を選択制ｆａｌｌするデー
タセレクタ＝を有するタイミング発生回路であって、所
定のタイミングを得るために、前記データセレクターで
前記半導体メモリ内の遅延位相データを読み出し、前記
データセレクターの制御により前記複数の遅延回路を選
択し接続するよう構成した本発明によって達成される。
即ち、予め、複数の遅延回路各々の遅延位相データを記
憶する手段により記憶された半導体メモリを準備し、所
定のタイミングを得るために、データセレクターで半導
体メモリ内の遅延位相データを読み出し、データセレク
ターの制御により所定のタイミングが得られる遅延回路
を選択し接続するものであり、同期式ディジクル機器に
必要なタイミングが多種類育っても、遅延回路同志を接
続したりショートする手作業によるタイミング調整作業
が不要となり、半導体メモリに各遅延回路の遅延位相デ
ータを記憶させる作業のみとなるため、大幅にタイミン
グ調整工数を節減できる方法を提供するものである。
憶する手段により記憶された半導体メモリを準備し、所
定のタイミングを得るために、データセレクターで半導
体メモリ内の遅延位相データを読み出し、データセレク
ターの制御により所定のタイミングが得られる遅延回路
を選択し接続するものであり、同期式ディジクル機器に
必要なタイミングが多種類育っても、遅延回路同志を接
続したりショートする手作業によるタイミング調整作業
が不要となり、半導体メモリに各遅延回路の遅延位相デ
ータを記憶させる作業のみとなるため、大幅にタイミン
グ調整工数を節減できる方法を提供するものである。
（１層発明の実施例
以下１本発明による一実施例を説明する。第２図は本発
明による遅延位相データの記憶回路構成ブロック図を示
し、企図を通し、同一対象物は同一符号で示す。６ば被
調整回路、７はデータセレクター、８はアップ／ダウン
カウンタ、９は位相比較回路、１０はロムライター、１
１は半導体メモリ、１２は半導体メモリ回１／行を示し
、 ′ｔＪ１調整回路６内のデータセレクター７ば、ア
ップ／ダウンカウンタ８の制御信号により制御され１位
相比較回路９は被調整回路６の入力信号とデータセレク
タ−７からの出力信号を受け、アップ／ダウンカウンタ
８のカウンタのアップ／ダウンを制御するカウンタ制御
信号を送出すると共に、ロムライター１０の半導体メモ
リ１１にアップ／ダウンカウンタ８のカウント値を書込
むための書込信号を送出するよう構成されている。尚、
半導体メモリ回路１２ば。
明による遅延位相データの記憶回路構成ブロック図を示
し、企図を通し、同一対象物は同一符号で示す。６ば被
調整回路、７はデータセレクター、８はアップ／ダウン
カウンタ、９は位相比較回路、１０はロムライター、１
１は半導体メモリ、１２は半導体メモリ回１／行を示し
、 ′ｔＪ１調整回路６内のデータセレクター７ば、ア
ップ／ダウンカウンタ８の制御信号により制御され１位
相比較回路９は被調整回路６の入力信号とデータセレク
タ−７からの出力信号を受け、アップ／ダウンカウンタ
８のカウンタのアップ／ダウンを制御するカウンタ制御
信号を送出すると共に、ロムライター１０の半導体メモ
リ１１にアップ／ダウンカウンタ８のカウント値を書込
むための書込信号を送出するよう構成されている。尚、
半導体メモリ回路１２ば。
遅延位相データを記憶した半導体メモ１月１が挿入され
る。遅延位相データの記憶する回路での古込み時は動作
しない。
る。遅延位相データの記憶する回路での古込み時は動作
しない。
第２図において、データセレクター７はアノプ／ダウン
カウンタ８の制御信号により制御され。
カウンタ８の制御信号により制御され。
その出力信号を位相比較回路９に送出し２位相比較回路
９で被調整回路６の入力信号との位相差を検出し、目標
値に達するまでアップ／ダウンカウンタ８を作動し、ア
ップ／ダウンカウントを繰り返し、目標値に至ったらア
ップ／ダウンカウンタ８を停止し１位相比較回路９より
ロムライター１０に書込信号を送出して、アップ／ダウ
ンカウンタ８のカウント値をロムライター１０の半導体
メモリ１１に書き込む。この検出書込動作を被調整回路
６の数だけ繰り返し被調整回路６の各遅延位相データが
半導体メモリ１１に記憶される。
９で被調整回路６の入力信号との位相差を検出し、目標
値に達するまでアップ／ダウンカウンタ８を作動し、ア
ップ／ダウンカウントを繰り返し、目標値に至ったらア
ップ／ダウンカウンタ８を停止し１位相比較回路９より
ロムライター１０に書込信号を送出して、アップ／ダウ
ンカウンタ８のカウント値をロムライター１０の半導体
メモリ１１に書き込む。この検出書込動作を被調整回路
６の数だけ繰り返し被調整回路６の各遅延位相データが
半導体メモリ１１に記憶される。
第３図は本発明によるタイミング調整後の被εＩｉ、］
整回路の回路構成ブロック図を示し、１２は第２図の方
法により被調整回路６の遅延回路２１−２０の各遅延位
相データを記憶した半導体メモ１月１が挿入された半導
体メモリ回路を示す。所定のタイミングを得る場合は、
データセレクター７が半導体メモリ回路１２の遅延位相
データを読み出し、被調整回路６−内の遅延回路２１−
２０を選択し接続して、所定の位相のタイミング信号を
出刃する。従って。
整回路の回路構成ブロック図を示し、１２は第２図の方
法により被調整回路６の遅延回路２１−２０の各遅延位
相データを記憶した半導体メモ１月１が挿入された半導
体メモリ回路を示す。所定のタイミングを得る場合は、
データセレクター７が半導体メモリ回路１２の遅延位相
データを読み出し、被調整回路６−内の遅延回路２１−
２０を選択し接続して、所定の位相のタイミング信号を
出刃する。従って。
本発明の回路構成にすることにより、電源投入と同時に
必要な位相のタイミングが容易に得られるタイミング調
整方法である。
必要な位相のタイミングが容易に得られるタイミング調
整方法である。
（ｇｌ 発明の詳細
な説明したように、同期式ディジタル機器における複数
の遅延回路を持ったタイミンク発生回路の位相のタイミ
ンク調整を２本発明による複数の遅延回路名々の遅延位
相データを記１．ａする手段により記憶された半導体メ
モリと、半導体メモリ内の遅延位相データをＵ−出し、
所定のタイミングが得られる遅延回路を選択し接続する
データセレクターを設けることにより、複雑な手作業に
よるタイミング調整作業が不要となり、タイミング調整
工数が大幅に節減できる効果がある。
の遅延回路を持ったタイミンク発生回路の位相のタイミ
ンク調整を２本発明による複数の遅延回路名々の遅延位
相データを記１．ａする手段により記憶された半導体メ
モリと、半導体メモリ内の遅延位相データをＵ−出し、
所定のタイミングが得られる遅延回路を選択し接続する
データセレクターを設けることにより、複雑な手作業に
よるタイミング調整作業が不要となり、タイミング調整
工数が大幅に節減できる効果がある。
第１図は従来のタイミング調整方法の回路構成ブロック
図、第２図は本発明による遅延位相データの記１．１回
路構成ブロック図、第３図は本発明によるタイミング調
整後の被調整回路の回路構成ブロック図を示す。 図面において、 ２ｌ−−−２ｎは遅延回路、６は被調
整回路、７はデータセレクター、８はアップ／ダウンカ
ウンタ、９は位相比較回路、１０はロムライター、１１
は半導体メモリ、１２は半導体メモリ回路をそれぞれ示
す。 夛 １ 日 年 ２ 口 茶 ３ 口
図、第２図は本発明による遅延位相データの記１．１回
路構成ブロック図、第３図は本発明によるタイミング調
整後の被調整回路の回路構成ブロック図を示す。 図面において、 ２ｌ−−−２ｎは遅延回路、６は被調
整回路、７はデータセレクター、８はアップ／ダウンカ
ウンタ、９は位相比較回路、１０はロムライター、１１
は半導体メモリ、１２は半導体メモリ回路をそれぞれ示
す。 夛 １ 日 年 ２ 口 茶 ３ 口
Claims (1)
- 【特許請求の範囲】 複数の位相やパルス幅の同期信号のタイミングを作成す
る直列に接続された複数の遅延回路と。 前記複数の遅延回路の遅延位相データを記憶する手段に
より前記遅延回路の遅延位相データを記憶する半導体メ
モリと、前記半導体メモリ内の遅延位相データを読み出
し前記複数の遅延回路を選択制御するデータセレクター
を有するタイミング発生回路であって、所定のタイミン
グをｆＪるために。 前記データセレクターで前記半導体メモリ内の遅延位相
データを読み出し、前記データセレクターの制御により
前記複数の遅延回路を選択し接続するよう構成したこと
を特徴とするタイミング調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177262A JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177262A JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069722A true JPS6069722A (ja) | 1985-04-20 |
| JPH0315764B2 JPH0315764B2 (ja) | 1991-03-01 |
Family
ID=16027986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177262A Granted JPS6069722A (ja) | 1983-09-26 | 1983-09-26 | タイミング調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069722A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JPH0490212A (ja) * | 1990-08-01 | 1992-03-24 | Mita Ind Co Ltd | パルス発生器用データ生成装置 |
| JPH04331507A (ja) * | 1991-05-07 | 1992-11-19 | Nec Eng Ltd | 遅延回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390834A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Lsi logic circuit containig timing pulse switching circuit |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
-
1983
- 1983-09-26 JP JP58177262A patent/JPS6069722A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390834A (en) * | 1977-01-21 | 1978-08-10 | Hitachi Ltd | Lsi logic circuit containig timing pulse switching circuit |
| JPS55960A (en) * | 1978-06-20 | 1980-01-07 | Fujitsu Ltd | Clock distributor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JPH0490212A (ja) * | 1990-08-01 | 1992-03-24 | Mita Ind Co Ltd | パルス発生器用データ生成装置 |
| JPH04331507A (ja) * | 1991-05-07 | 1992-11-19 | Nec Eng Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315764B2 (ja) | 1991-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3715729A (en) | Timing control for a multiprocessor system | |
| CN107534425A (zh) | 容忍突发的决策反馈均衡 | |
| JPS625406A (ja) | 状態装置 | |
| JPS6069722A (ja) | タイミング調整方法 | |
| US3999170A (en) | Multiple access interconnect system | |
| US4845726A (en) | Maximum length linearly recurring sequence generator control device | |
| EP0040518A1 (en) | Data encoding and/or decoding | |
| US4181861A (en) | Noise-inhibiting circuit responsive to a signal supplied only to the first stage of the circuit | |
| CN111382093A (zh) | 数据传输接口的源同步电路 | |
| US3967245A (en) | Traffic signal control device with core memory | |
| JPH0744522B2 (ja) | 位相同期回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JPH1125030A (ja) | バス拡張制御回路 | |
| EP1122733A1 (en) | Internal regeneration of the address latch enable (ALE) signal of a protocol of management of a burst interleaved memory and relative circuit | |
| SU1532943A1 (ru) | Устройство дл моделировани систем массового обслуживани | |
| JP2749057B2 (ja) | シーケンスコントローラ | |
| JP3459542B2 (ja) | シリアルデータ転送装置 | |
| EP0575969A2 (en) | Memory device | |
| JP3105584B2 (ja) | シリアル・パラレル信号変換回路 | |
| CA2249250A1 (en) | System and method for compensating for delays of a signal in a component of a synchronous system | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| SU1654875A1 (ru) | Буферное запоминающее устройство | |
| JPS61240726A (ja) | メモリ回路装置 | |
| JPH01101748A (ja) | クロック乗り換え回路 | |
| JP3130343B2 (ja) | データ位相変換方式 |