JPH01101748A - クロック乗り換え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル同期端局装置に入力される入力信号のフレー
ム同期パルスの位相を揃えるためのクロック乗り換え回
路に関し、 復帰時間が短縮されしかも簡易な構成のクロック乗り換
え回路を提供することを目的とし、書込みアドレス用ク
ロックの位相と読出しアドレス用クロックの位相を独立
に制御することにより入力信号の位相を局内周波数位相
に合わせるエラスティックストアと、エラステインクス
トアに対する入力信号の書込みアドレス用クロックを計
数するカウンタとを備えると共に、エラスティックスト
アからの書込みアドレス用クロックと読出しアドレス用
クロックの位相比較出力と、位相比較出力と同一間隔の
外部信号との論理積を取る第１の論理回路と、第１の論
理回路の出力と前記カウンタの出力の排他的論理和、否
定論理積及び排他的論理和と否定論理積の出力を論理和
する第２の論理回路とを備え、エラスティックストアに
対する書込みアドレス用クロックと読出しアドレス用ク
ロックとの位相が所定以上に接近した場合、エラスティ
ックストアからの位相比較出力と外部信号との論理積を
取り、その出力とカウンタの出力との排他的論理和でエ
ラスティックストアに対する書込みアドレス用クロック
の位相を制御するように構成する。

〔産業上の利用分野〕

本発明は、ディジタル同期端局装置に入力される入力信
号のフレーム同期パルスの位相を揃えるためのクロック
乗り換え回路に関する。

例えば、ディジタル同期端局装置に入って（る？１ｉｋ
のディジタル伝送路のフレーム同期パルスの周期（例え
ば、８ｋＨｚ）の位相は、それぞれの伝送路距離の違い
により伝搬遅延が異なり、一般に揃っていない。

又、１本のディジタル伝送路だけに着目しても年間の温
度変動や中継装置類の経時劣化に起因するジッタ等によ
り、必ずしもフレーム同期パルスの周期の位相は一定し
ていない。

従って、ディジタル同期端局装置では複数の伝送路から
の各入力信号からフレーム同期パルスを見つけだしフレ
ーム同期パルスのフレーム同期を確立すると共に、ジッ
タ等の遅延変動を吸収し、更に各入力信号のフレーム同
期パルスの位相を局内統一位相に合わせる機能をエラス
ティックストアを用いて行っている。

かかるエラスティックストアを用いて行う入力信号のフ
レーム同期パルスの位相を局内統一位相に合わせる処理
をより簡易な構成で、しかも異常時の復帰処理を短時間
に行うことが効率的に入力信号の伝送を行う上で必要と
なる。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。

第４図に示す従来例のブロック図は入力信号としての入
力データ■のフレーム同期パルスの位相を局内統一位相
に合わせる処理を行うために、入力データのを所定速度
を有するライトクロック匈ＣＬＫで書込み、ライトクロ
ックＷＣＬＫと相違する速度を有するリードクロックＲ
ＣＬＫで読出すことが可能なエラスティックメモリ１と
、 ライトクロックＷＣＬＫを計数して設定範囲により８ビ
ツトから１６ビソトの範囲の位相調整のための計数値を
出力することが可能なカウンタ２ａと、ライトクロック
ＷＣＬＫを計数して２５６　ビットの計数値を出力する
カウンタ２ｂ、２ｃと、リードクロックＲＣＬＫの１６
ビツト計数値（４）を出力するカウンタ２ｄと、 エラスティックメモリｌの位相比較出力ＰＣＯとカウン
タ２ｄの出力（４）との論理積を取る論理積回路３と、 論理積回路３の出力（３）を１／２に分周するフリップ
フロップ回路（以下Ｆ、Ｆ回路と称する）４と、 カウンタ２ｄの出力（４）を１／２に分周するＦ、Ｆ回
路５と、 カウンタ２ｄの出力（４）とＦ、Ｆ回路５の出力とを論
理和する論理和回路６と、 エラスティックメモリ１のライトリセット端子ＷＲに送
出するライトクロックＷＣＬＫの位相調整をする論理部
７とを具備している。

尚、エラスティックメモリ１に書込まれる入力データ■
はデータ入力端子Ｄｒで受入れ、読出される出力データ
■はデータ出力端子ＤＯから送出される。

又、エラステインクメモリ１の位相比較出力端子ＰＣＯ
はライトクロック會ＣＬＫの位相とり一ドクロツタＲＣ
ＬＫの位相の比較結果を出力する。

例えば、ライトクロックＷＣＬＫの位相とり一ドクロッ
クＲＣＬＫの位相は通常８ビット以上の間隔を有し、こ
の時には入力データ■の書込み処理と出力データ■の読
出処理は正常に行われる。

即ち、第５図の左側に示すようにライトクロックＷＣＬ
Ｋの位相とリードクロックＲＣＬＫの位相に指定以上の
間隔がある場合には、エラスティックメモリｌの位相比
較出力ＰＣＯは“Ｌ”を維持し、エラスティックメモリ
１に対する書込みはライトクロックＷＣＬＫをカウンタ
２ｂ、２ｃで計数し、その計数値２５６ビツトを論理部
７を介してライトリセット端子ＷＲに送出することによ
り２５６ビツト周期で繰り返される。

次に、第５図の中側に示すようにライトクロック−ＣＬ
Ｋの位相とリードクロックＲＣＩＪの位相に指定以内の
間隔に接近した場合には、エラスティックメモリ１の位
相比較出力ＰＣＯは“Ｈ”となり、エラスティックメモ
リ１への処理が停止し、カウンタ２ｂ、２ｃとカウンタ
２ａ及び論理部７との計数及び論理処理により最大２５
６ビツト間その停止が継続される。

即ち、ライトクロックＷＣＬＫを計数するカウンタ２ｂ
、２ｃの２５６ビツト毎の出力信号をＩＮＶＩを介して
カウンタ２ａ及びＮＡＮＤＩに送出し、位相比較出力ｐ
ｃＯの“Ｈ”とライトクロック−ＣＬＫを計数して８ビ
ツト毎に出力する信号とをＩＮＶ２．ＮＡＮＤＩ　〜Ｎ
ＡＮＤ３の論理演算により最大２５６ビツト間ライトリ
セット端子ＷＲを押さえる。

〔発明が解決しようとする問題点〕

上述のようにエラスティックメモリ１を用いて入力デー
タ■の同期処理を行う場合、エラスティックメモリ１へ
の入力データ■の書込み時間が規定される場合、同期が
崩れて同期状態に復帰する同期復帰時間は一定時間以内
に押さえることが必要であり、出来るだけ同期復帰時間
は短時間の方が効率的な同期処理が可能となる。

一方、第４図に示す上述の従来例にあっては、人力デー
タ■を同期して書込むためにタイミングを取るためにラ
イトクロックＷＣＬＫを計数するクロックの規模が大き
く、しかも復帰時間が最悪２５６ビツトと長くなると言
う問題点がある。

本発明は、復帰時間が短縮されしかも簡易な構成のクロ
ック乗り換え回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は書込み
アドレス用クロックの位相と読出しアドレス用クロック
の位相を独立に制御することにより入力信号■の位相を
内部周波数位相に合わせるエラスティックストアであり
、 ２０はエラスティックストア１０に対する入力信号■の
書込みアドレス用クロックを計数するカウンタであり、 ３０はエラスティックストア１０からの書込みアドレス
用クコツクと読出しアドレス用クコツクの位相比較出力
と、この位相比較出力と同一間隔の外部信号■との論理
積を取る第１の論理回路であり、４０は第１の論理回路
３０の出力とカウンタ２０の出力の排他的論理和、否定
論理積及び排他的論理和と否定論理積の出力を論理和す
る第２の論理回路で゛あり、かかる機能ブロックを備え
ることにより本問題点を解決するための手段とする。

〔作　用〕

エラスティックストア１０に対する書込みアドレス用ク
ロックと読出しアドレス用クロックとの位相が所定以上
に接近した場合、エラスティックストア１０からの位相
比較出力が“Ｈ”となり、この位相比較出力とこの位相
比較出力と同一間隔の外部信号■とを第１の論理回路３
０で論理積し、その出力とカウンタ２０の所定出力とを
第２の論理回路４０で排他的論理和し、エラスティック
ストア１０に対する書込みアドレス用クロックの位相を
変化させることにより、書込みアドレス用クロックと読
出しアドレス用クロックとの位相が所定以上に接近した
後の復帰時間の短縮が可能となる。

（実施例〕 以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。

第２図の実施例は第１図で説明したエラスティックスト
ア１０として第４図で説明したのと同一のエラスティッ
クメモリ１、 カウンタ２０として１６ビツトカウンタ２０ａ１第１の
論理回路３０として論理積回路３０ａ、第２の論理回路
４０として排他的論理和回路４０ｂ。

否定論理積回路４０ｃ、論理和回路４０ｄからなる論理
部４０ａとから構成した例である。

尚、第２図の実施例はこの他にＪＫ−Ｆ、Ｆ回路５０が
論理積回路３０ａと排他的論理和回路４０ｂとの間に配
置されている。

又、本実施例のクロック乗り換え回路に使用されるタイ
ミング信号としては、それぞれ速度の相違するライトク
ロックＷＣＬＫ、　　リードクロックＲＣＬＫと、所定
周期を有するリードリセットクロックＩ？Ｒ−Ｃと、リ
ードリセットクロツタＲＲ−Ｃを１／２にしたリードリ
セットクロックＲＲ−Ｃ／２■とを使用しており、特に
ＲＲ−Ｃ／２■を外部信号とする。

本実施例の場合、ライトクロックＷＣＬにとリードクロ
ックＲＣＬＫとの位相は５ビツト以上の間隔を持ってお
り、もしこれが、４ビツト以内に接近した場合には、エ
ラステインクメモリ１の位相比較出力端子ｐｃｏがＨ”
となる。

同時に、この出力をリードリセットクロックＲＲ−Ｃ／
２である外部信号■と論理積回路３０ａで論理積した出
力をＪＫ−Ｆ、Ｆ回路５０にラッチする。

この場合、１６ビツトカウンタ２０ａの出力ＱＡ〜Ｑｃ
を否定論理積回路４０ｃ、論理和回路４０ｄを介してエ
ラスティックメモリ１のライトリセット端子ＷＲに送出
し例えば、８ビツトの範囲でライトクロックＷＣＬＫの
位相をずらせて調整を取る。

その時点で位相比較出力端子ｐｃｏが“Ｌ”に変化すれ
ばそのままとし、それでも位相比較出力端子ＰＣＯのＨ
″が継続される場合には１６ビフトカウンタ２０ａの出
力Ｑ、とＪＫ−Ｆ、Ｆ回路５０のラッチ出力とを排他的
論理和回路４０ｂで排他的論理和し、論理和回路４０ｄ
を介してエラステインクメモリ１のライトリセット端子
ＷＲに送出して復帰処理を行う。

本実施例の場合、ライトクロックＷＣＬＫとリードクロ
ックＲＣＬＫとの位相が４ビツト以内に接近して、エラ
ステインクメモリ１０位相比較出力端子ＰＣＯが“Ｉ（
”となり、復帰処理で“Ｌ”に変化するまでの復帰時間
は最大１６ビツトとなり、第４図で説明した場合と大幅
に短縮される。

尚、上述の処理タイミングチャートを第３図で示す。即
ち、第３図の左側はライトクロックＷＣＬＫとリードク
ロックＲＣＬＫとの位相が５ビツト以上間隔を保持して
いる正常状態であり、中間はライトクロツタＷＣＬＫと
り一ドクロックＲＣＬＫとの位相が４ビツト以内に接近
し、復帰処理を行う時間であり、右側は復帰処理後の正
常状態を示す。

上記の本実施例は復帰時間が大幅短縮されることにより
カウンタの計数単位が縮小され、より簡易化される。

〔発明の効果〕

以上のような本発明によれば、書込みアドレスと読出し
アドレスとの位相が所定以上に接近した後の復帰時間が
短縮されると共に、より簡易な回路構成でクロック乗り
換えが実現出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １はエラスティックメモリ、 ２ａ〜２ｄ、２０はカウンタ、３．３０ａは論理積回路
、４．５はＦ、Ｆ回路、　　　６，４０ｄは論理和回路
、７、４０ａは論理部、 １０はエラスティックストア、 ２０ａは１６ビツトカウンタ、 ３０は第１の論理回路、４０は第２の論理回路、４０ｂ
は排他的論理和回路、 ４０ｃは否定論理積回路、 ５０はＪＫ−Ｆ、Ｆ回路、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 書込みアドレス用クロック（ＷＣＬＫ）の位相と読出し
   アドレス用クロック（ＲＣＬＫ）の位相を独立に制御す
   ることにより入力信号（［１］）の位相を局内周波数の
   位相に合わせるエラスティックストア（１０）と、前記
   エラスティックストア（１０）に対する該入力信号（［
   １］）の書込みアドレス用クロック（ＷＣＬＫ）を計数
   するカウンタ（２０）とを備えると共に、前記エラステ
   ィックストア（１０）からの該書込みアドレス用クロッ
   ク（ＷＣＬＫ）と該読出しアドレス用クロック（ＲＣＬ
   Ｋ）との位相比較出力と、前記位相比較出力と同一間隔
   の外部信号（［３］）との論理積を取る第１の論理回路
   （３０）と、 前記第１の論理回路（３０）の出力と前記カウンタ（２
   ０）の出力の排他的論理和、否定論理積及び前記排他的
   論理和と前記否定論理積の出力を論理和する第２の論理
   回路（４０）とを備え、 前記エラスティックストア（１０）に対する該書込みア
   ドレス用クロック（ＷＣＬＫ）と該読出しアドレス用ク
   ロック（ＲＣＬＫ）との位相が所定以上に接近した場合
   、前記エラスティックストア（１０）からの位相比較出
   力と前記外部信号（［３］）との論理積を取り、その出
   力と前記カウンタ（２０）の出力との排他的論理和で前
   記エラスティックストア（１０）に対する該書込みアド
   レス用クロック（ＷＣＬＫ）の位相を制御することを特
   徴とするクロック乗り換え回路。