JPH0744522B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0744522B2 JPH0744522B2 JP60221537A JP22153785A JPH0744522B2 JP H0744522 B2 JPH0744522 B2 JP H0744522B2 JP 60221537 A JP60221537 A JP 60221537A JP 22153785 A JP22153785 A JP 22153785A JP H0744522 B2 JPH0744522 B2 JP H0744522B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- phase
- station
- pulse
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信網に利用する。本発明はディジ
タル通信網の中で到来する信号の位相同期をとる装置に
関する。
タル通信網の中で到来する信号の位相同期をとる装置に
関する。
本発明は、到来するｎ個のデータ信号をそれぞれのクロ
ックパルスおよびフレームパルスにしたがって一つのエ
ラスティックストアメモリに書込み、これを共通のクロ
ックパルスおよびフレームパルスにより読出す位相同期
装置において、 ｎ個のデータ信号の内の一つのクロックパルスおよびそ
の一つのデータ信号のフレームパルスを遅延させた信号
を共通のフレームパルスとすることにより、 簡易で経済的な位相同期装置を提供するものである。
ックパルスおよびフレームパルスにしたがって一つのエ
ラスティックストアメモリに書込み、これを共通のクロ
ックパルスおよびフレームパルスにより読出す位相同期
装置において、 ｎ個のデータ信号の内の一つのクロックパルスおよびそ
の一つのデータ信号のフレームパルスを遅延させた信号
を共通のフレームパルスとすることにより、 簡易で経済的な位相同期装置を提供するものである。
従来、同期回路網においては、局内位相同期を確立する
ためフレームアライナを設置している。これはディジタ
ル回路網において、ディジタル交換等の処理を施すた
め、周波数同期のみならず、フレーム単位で位相を合わ
せることであり、例えば、8kHz（125μｓ）フレームが
使用されている。この8kHzはその局内の管理された基準
のフレームであり、ディジタル同期回路網の構築のた
め、局舎に設置される網同期装置（クロック供給装置の
名称が用いられることもある。）から、各被同期装置に
与えられている。第３図は従来の「フレームアライナ」
の原理図であり、伝送路からその局舎に入力される複数
のディジタル信号をフレーム単位で局内のフレーム位相
に合わせる回路構成を示している。第３図で図面符号１
〜ｎは符号アライナの中核となるエラスティックストア
メモリ、11〜1nは伝送路からのデータ入力端子、21〜2n
は局内側のデータ出力端子、31〜3nは伝送路からのクロ
ックパルス入力端子、41〜4nは伝送路からのフレーム位
相（φ1〜φn）を表わすフレームパルス入力端子であ
る。101は局内クロックパルス入力端子、102は局内基準
フレーム位相φ0を示すフレームパルス入力端子、100は
エラスティックストアメモリ１〜ｎに局内クロックパル
スと基準フレームパルスを分配するバッファである。こ
のバッファには原則として時間遅延はない。各エラステ
ィックストアメモリｉ（ｉ＝１〜ｎの任意のひとつ以下
同じ。）は伝送路側データ入力端子1iからのデータに対
して、伝送路クロックパルス入力端子3iからのクロック
パルスにて、伝送路フレームパルス入力端子4iから与え
られるフレーム位相φiをフレーム先頭として書き込む
作用をする。エラスティックストアメモリｉの読出し
は、共通に与えられた局内クロックを用いて、基準フレ
ーム位相φ0をフレーム先頭として行われる。この結
果、局内側の各出力は局内側データ入力端子2iから、同
一フレーム位相のデータとして取り出させる。このフレ
ーム位相の書き込み、読出し過程の例を第４図に示す。
このようにして局内位相同期の取られた複数のデータ出
力は相互ディジタル処理に応用することが可能となって
いる。この従来の回路構成は、その局舎がディジタル同
期網の中で、クロック同期化され局内基準クロックおよ
びフレーム位相が確立される場合に適用し得る場合であ
る。
ためフレームアライナを設置している。これはディジタ
ル回路網において、ディジタル交換等の処理を施すた
め、周波数同期のみならず、フレーム単位で位相を合わ
せることであり、例えば、8kHz（125μｓ）フレームが
使用されている。この8kHzはその局内の管理された基準
のフレームであり、ディジタル同期回路網の構築のた
め、局舎に設置される網同期装置（クロック供給装置の
名称が用いられることもある。）から、各被同期装置に
与えられている。第３図は従来の「フレームアライナ」
の原理図であり、伝送路からその局舎に入力される複数
のディジタル信号をフレーム単位で局内のフレーム位相
に合わせる回路構成を示している。第３図で図面符号１
〜ｎは符号アライナの中核となるエラスティックストア
メモリ、11〜1nは伝送路からのデータ入力端子、21〜2n
は局内側のデータ出力端子、31〜3nは伝送路からのクロ
ックパルス入力端子、41〜4nは伝送路からのフレーム位
相（φ1〜φn）を表わすフレームパルス入力端子であ
る。101は局内クロックパルス入力端子、102は局内基準
フレーム位相φ0を示すフレームパルス入力端子、100は
エラスティックストアメモリ１〜ｎに局内クロックパル
スと基準フレームパルスを分配するバッファである。こ
のバッファには原則として時間遅延はない。各エラステ
ィックストアメモリｉ（ｉ＝１〜ｎの任意のひとつ以下
同じ。）は伝送路側データ入力端子1iからのデータに対
して、伝送路クロックパルス入力端子3iからのクロック
パルスにて、伝送路フレームパルス入力端子4iから与え
られるフレーム位相φiをフレーム先頭として書き込む
作用をする。エラスティックストアメモリｉの読出し
は、共通に与えられた局内クロックを用いて、基準フレ
ーム位相φ0をフレーム先頭として行われる。この結
果、局内側の各出力は局内側データ入力端子2iから、同
一フレーム位相のデータとして取り出させる。このフレ
ーム位相の書き込み、読出し過程の例を第４図に示す。
このようにして局内位相同期の取られた複数のデータ出
力は相互ディジタル処理に応用することが可能となって
いる。この従来の回路構成は、その局舎がディジタル同
期網の中で、クロック同期化され局内基準クロックおよ
びフレーム位相が確立される場合に適用し得る場合であ
る。
上述の従来倒位相同期回路は、各局に網同期装置または
類似装置が存在していることを前提としているが、それ
を欠くディジタル通信網の建設初期においては、必ずし
もその局にはディジタル通信網同期がとられていないア
ナログ局の場合が多い。しかし、アナログ局においても
ディジタル同期回路網によるディジタルサービスを早期
に実現させる必要が起こる。このときには上述の網同期
装置は高価であり、本装置を前提にした回路網建設は経
済性が得にくい欠点があった。初期段階においては、少
数の複同期装置の相互位相同期のみが必要であり、経済
的な位相同期回路が望まれていた。
類似装置が存在していることを前提としているが、それ
を欠くディジタル通信網の建設初期においては、必ずし
もその局にはディジタル通信網同期がとられていないア
ナログ局の場合が多い。しかし、アナログ局においても
ディジタル同期回路網によるディジタルサービスを早期
に実現させる必要が起こる。このときには上述の網同期
装置は高価であり、本装置を前提にした回路網建設は経
済性が得にくい欠点があった。初期段階においては、少
数の複同期装置の相互位相同期のみが必要であり、経済
的な位相同期回路が望まれていた。
本発明は上記問題点を解決するものであり、本発明はア
ナログ局のように基準フレーム位相が定義されていない
場合においても、網同期化された局からの複数のディジ
タルデータが伝送路を通じて到達したときに同一の複数
位相に合わせられる経済的な位相同期回路を提供するこ
とを目的とする。
ナログ局のように基準フレーム位相が定義されていない
場合においても、網同期化された局からの複数のディジ
タルデータが伝送路を通じて到達したときに同一の複数
位相に合わせられる経済的な位相同期回路を提供するこ
とを目的とする。
本発明は、ｎ本（ｎは複数）の伝送路から到来するデー
タ信号を各伝送路のクロックパルスおよびフレームパル
スにしたがって書込むｎ個のエラスティックストアメモ
リと、このｎ個のエラスティックストアメモリに共通の
読出し用のクロックパルスおよびフレームパルスを分配
する手段とを備えた位相同期装置であって、上記ｎ本の
伝送路のうちの一つの伝送路のフレームパルスを遅延さ
せる遅延回路を備え、上記分配する手段は、上記遅延回
路の出力を読出し用のクロックパルスとして、上記一つ
の伝送路のクロックパルスを読出し用のクロックパルス
とする手段を含む位相同期回路において、上記エラステ
ィックストアメモリの記憶容量は、到来するデータの１
フレーム容量であり、ｎ本の伝送路から到来するデータ
信号の相対的なフレーム位相差の許容値を±t0とすると
きに、遅延回路の遅延量は2t0以下に設定されることを
特徴とする。
タ信号を各伝送路のクロックパルスおよびフレームパル
スにしたがって書込むｎ個のエラスティックストアメモ
リと、このｎ個のエラスティックストアメモリに共通の
読出し用のクロックパルスおよびフレームパルスを分配
する手段とを備えた位相同期装置であって、上記ｎ本の
伝送路のうちの一つの伝送路のフレームパルスを遅延さ
せる遅延回路を備え、上記分配する手段は、上記遅延回
路の出力を読出し用のクロックパルスとして、上記一つ
の伝送路のクロックパルスを読出し用のクロックパルス
とする手段を含む位相同期回路において、上記エラステ
ィックストアメモリの記憶容量は、到来するデータの１
フレーム容量であり、ｎ本の伝送路から到来するデータ
信号の相対的なフレーム位相差の許容値を±t0とすると
きに、遅延回路の遅延量は2t0以下に設定されることを
特徴とする。
基準クロックパルスおよび基準フレームパルスが用意さ
れていない局舎で、到来するデータ信号の一つを基準に
して他のデータ信号の位相同期を揃えることができる。
れていない局舎で、到来するデータ信号の一つを基準に
して他のデータ信号の位相同期を揃えることができる。
次に、本発明の実施例について添付図面を参照して説明
する。
する。
第１図は本発明による位相同期回路の実施例のブロック
構成図を示す。図面符号１〜ｎはフレームアライナの中
核となるエラスティックストアメモリである。図面符号
11〜1nはｎ本の伝送路からのデータ入力端子、図面符号
21〜2nはｎ本の局内側のデータ出力端子、図面符号31〜
3nはｎ本の伝送路からのクロックパルス入力端子、図面
符号41〜4nはｎ本の伝送路からのフレーム位相（φ1〜
φn）を表わすフレームパルス入力端子、図面符号100は
エラスティックストアメモリ１〜ｎに共通した局内側の
クロックパルスと基準フレームパルスとを分配するバッ
ファ、図面符号200はｎ本の伝送路の中から任意に選択
した１本の伝送路（第１図の実施例ではｎ番目）のフレ
ームパルスを遅延させる遅延回路である。
構成図を示す。図面符号１〜ｎはフレームアライナの中
核となるエラスティックストアメモリである。図面符号
11〜1nはｎ本の伝送路からのデータ入力端子、図面符号
21〜2nはｎ本の局内側のデータ出力端子、図面符号31〜
3nはｎ本の伝送路からのクロックパルス入力端子、図面
符号41〜4nはｎ本の伝送路からのフレーム位相（φ1〜
φn）を表わすフレームパルス入力端子、図面符号100は
エラスティックストアメモリ１〜ｎに共通した局内側の
クロックパルスと基準フレームパルスとを分配するバッ
ファ、図面符号200はｎ本の伝送路の中から任意に選択
した１本の伝送路（第１図の実施例ではｎ番目）のフレ
ームパルスを遅延させる遅延回路である。
各エラスティックストアメモリｉ（ｉ＝１〜ｎの任意の
ひとつ以下同じ。）には書込みデータが入力端子1iか
ら、書込みクロックパルスが入力端子2iから、書込み先
頭位相を示すフレームパルスが入力端子3iから、それぞ
れ与えられる。一方、各エラスティックストアメモリｉ
の読出しは、バッファ100の出力である共通読出しクロ
ックパルス100aと、読出し先頭位相を示すフレームパル
ス100bが与えられる構成が採られている。
ひとつ以下同じ。）には書込みデータが入力端子1iか
ら、書込みクロックパルスが入力端子2iから、書込み先
頭位相を示すフレームパルスが入力端子3iから、それぞ
れ与えられる。一方、各エラスティックストアメモリｉ
の読出しは、バッファ100の出力である共通読出しクロ
ックパルス100aと、読出し先頭位相を示すフレームパル
ス100bが与えられる構成が採られている。
この構成により、選択された１本の伝送路からの入力フ
レーム位相に対して遅延された遅延位相を基準位相とし
て、局内側出力データが出力端子21〜2nから出力され
る。このとき各出力データの位相同期が確立されること
となる。
レーム位相に対して遅延された遅延位相を基準位相とし
て、局内側出力データが出力端子21〜2nから出力され
る。このとき各出力データの位相同期が確立されること
となる。
第２図は上記動作につき、フレームの書込み、読出し過
程において、フレーム位相同期が実施される様子を示し
たものである。第１図で例えば、第ｎ番目の伝送路を基
準に取り、その入力フレーム位相φnを基に、時間軸上
で時間tdだけ遅延させた基準位相φndを局内側の基準位
相として用いている。この時間tdの選択は、ｎ本の伝送
路のその局に到達する際の相対フレーム位相差の許容値
を±t0としたとき td＜2|±t0｜ とすることにより決定できる。この結果選択した伝送路
のフレーム位相が最も早い場合でも、その位相から最も
遅いフレームも2|±t0｜内に位置するので、それよりさ
らに遅いφnd＝φn＋tdで読み出すことができる。基準
とする伝送路は第ｎ番目に限らずどのひとつをとっても
よい。
程において、フレーム位相同期が実施される様子を示し
たものである。第１図で例えば、第ｎ番目の伝送路を基
準に取り、その入力フレーム位相φnを基に、時間軸上
で時間tdだけ遅延させた基準位相φndを局内側の基準位
相として用いている。この時間tdの選択は、ｎ本の伝送
路のその局に到達する際の相対フレーム位相差の許容値
を±t0としたとき td＜2|±t0｜ とすることにより決定できる。この結果選択した伝送路
のフレーム位相が最も早い場合でも、その位相から最も
遅いフレームも2|±t0｜内に位置するので、それよりさ
らに遅いφnd＝φn＋tdで読み出すことができる。基準
とする伝送路は第ｎ番目に限らずどのひとつをとっても
よい。
この発明の適用は、前述の状況にある局舎に入出される
ディジタル伝送路のフレームアライナの機能を持たせる
ことであるが、同じ作用により例えばディジタル網同期
のとれている局舎においても、一般に複数本の伝送路ま
たは局内ハイウェイにおいて中途の段階にて同期多重化
したい場合にも適用できる。これらの場合には、局の基
準位相ではなく、本発明による位相（φnd）にて一時同
期化して局内ハイウェイを実現し、そのハイウェイに関
し、局内基準位相にて再び位相同期を取ることになる。
ディジタル伝送路のフレームアライナの機能を持たせる
ことであるが、同じ作用により例えばディジタル網同期
のとれている局舎においても、一般に複数本の伝送路ま
たは局内ハイウェイにおいて中途の段階にて同期多重化
したい場合にも適用できる。これらの場合には、局の基
準位相ではなく、本発明による位相（φnd）にて一時同
期化して局内ハイウェイを実現し、そのハイウェイに関
し、局内基準位相にて再び位相同期を取ることになる。
以上説明したように本発明は、局内における網同期が確
立されていない、従って局内基準位相を与える手段をも
たない局舎にあっても、任意の伝送路入力フレーム位相
を基に過大な遅延時間とならない代用の基準位相を作成
でき、また、過大な記憶容量のエラスティックストアメ
モリの選択を防止でき、この結果、代用の基準位相によ
り、経済的で高速な各伝送入力データの読出しができる
ディジタル同期網を構築できる効果がある。
立されていない、従って局内基準位相を与える手段をも
たない局舎にあっても、任意の伝送路入力フレーム位相
を基に過大な遅延時間とならない代用の基準位相を作成
でき、また、過大な記憶容量のエラスティックストアメ
モリの選択を防止でき、この結果、代用の基準位相によ
り、経済的で高速な各伝送入力データの読出しができる
ディジタル同期網を構築できる効果がある。
第１図は本発明の位相同期回路の実施例装置のブロック
構成図。 第２図は第１図における位相同期過程を示す図。 第３図は従来の位相同期回路のブロック構成図。 第４図は第３図における位相同期過程を示す図。 １〜ｎ……エラスティックストアメモリ、11〜1n……伝
送路側データ入力端子、21〜2n……局内側データ出力端
子、31〜3n……伝送路クロックパルス入力端子、41〜4n
……伝送路フレームパルス入力端子、100……バッフ
ァ、101……局内クロックパルス入力端子、102……局内
基準フレームパルス入力端子、200……遅延回路。
構成図。 第２図は第１図における位相同期過程を示す図。 第３図は従来の位相同期回路のブロック構成図。 第４図は第３図における位相同期過程を示す図。 １〜ｎ……エラスティックストアメモリ、11〜1n……伝
送路側データ入力端子、21〜2n……局内側データ出力端
子、31〜3n……伝送路クロックパルス入力端子、41〜4n
……伝送路フレームパルス入力端子、100……バッフ
ァ、101……局内クロックパルス入力端子、102……局内
基準フレームパルス入力端子、200……遅延回路。
Claims (1)
- 【請求項１】ｎ本（ｎは複数）の伝送路から到来するデ
ータ信号を各伝送路のクロックパルスおよびフレームパ
ルスにしたがって書込むｎ個のエラスティックストアメ
モリと、このｎ個のエラスティックストアメモリに共通
の読出し用のクロックパルスおよびフレームパルスを分
配する手段とを備えた位相同期装置であって、上記ｎ本
の伝送路のうちの一つの伝送路のフレームパルスを遅延
させる遅延回路を備え、上記分配する手段は、上記遅延
回路の出力を読出し用のクロックパルスとして、上記一
つの伝送路のクロックパルスを読出し用のクロックパル
スとする手段を含む位相同期回路において、 上記エラスティックストアメモリの記憶容量は、到来す
るデータの１フレーム容量であり、ｎ本の伝送路から到
来するデータ信号の相対的なフレーム位相差の許容値を
±t0とするときに、遅延回路の遅延量は2t0以下に設定
される ことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221537A JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221537A JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281142A JPS6281142A (ja) | 1987-04-14 |
| JPH0744522B2 true JPH0744522B2 (ja) | 1995-05-15 |
Family
ID=16768272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221537A Expired - Lifetime JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744522B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816384B2 (ja) * | 1990-06-14 | 1998-10-27 | 富士通株式会社 | 位相補正方法及び回路 |
| CA2056046C (en) * | 1990-11-27 | 1996-02-27 | Keisuke Okuzono | Interface circuit between a plurality of transmission line and a high bit rate data terminal equipment |
| JP2008162452A (ja) * | 2006-12-28 | 2008-07-17 | Tsuda Industries Co Ltd | シフトレバー装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816773B2 (ja) * | 1977-03-18 | 1983-04-02 | 日本電信電話株式会社 | 局内位相同期方式 |
-
1985
- 1985-10-03 JP JP60221537A patent/JPH0744522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6281142A (ja) | 1987-04-14 |
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