JPS6281142A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6281142A JPS6281142A JP60221537A JP22153785A JPS6281142A JP S6281142 A JPS6281142 A JP S6281142A JP 60221537 A JP60221537 A JP 60221537A JP 22153785 A JP22153785 A JP 22153785A JP S6281142 A JPS6281142 A JP S6281142A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frame
- pulse
- clock pulse
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信網に利用する。本発明はディジ
タル通信網の中で到来する信号の位相同期をとる装置に
関する。
タル通信網の中で到来する信号の位相同期をとる装置に
関する。
本発明は、到来するｎ個のデータ信号をそれぞれのクロ
ックパルスおよびフレームパルスにしたがって一つのエ
ラスティックストアメモリに書込み、これを共通のクロ
ックパルスおよびフレームパルスにより読出す位相同期
装置において、ｎ個のデータ信号の内の一つのクロック
パルスおよびその一つのデータ信号のフレームパルスを
遅延させた信号を共通のフレームパルスとすることによ
り、 簡易で経済的な位相同期装置を提供するものである。
ックパルスおよびフレームパルスにしたがって一つのエ
ラスティックストアメモリに書込み、これを共通のクロ
ックパルスおよびフレームパルスにより読出す位相同期
装置において、ｎ個のデータ信号の内の一つのクロック
パルスおよびその一つのデータ信号のフレームパルスを
遅延させた信号を共通のフレームパルスとすることによ
り、 簡易で経済的な位相同期装置を提供するものである。
従来、同期回路網においては、局内位相同期を確立する
ためフレームアライナを設置している。
ためフレームアライナを設置している。
これはディジタル回路網において、ディジタル交換等の
処理を施すため、周波数同期のみならず、フレーム単位
で位相を合わせることであり、例えば、８ ｋＨｚ（１
２５μａ）フレームが使用されている。
処理を施すため、周波数同期のみならず、フレーム単位
で位相を合わせることであり、例えば、８ ｋＨｚ（１
２５μａ）フレームが使用されている。
この８ ｋＨｚはその局内の管理された基準のフレーム
であり、ディジタル同期回路網の構築のため、局舎に設
置される網同期装置（クロック供給装置の名称が用いら
れることもある。）から、各被同期装置に与えられてい
る。第３図は従来の「フレームアライナ」の原理図であ
り、伝送路からその局舎に入力される複数のディジタル
信号をフレーム単位で局内のフレーム位相に合わせる回
路構成を示している。第３図で図面符号１〜ｎは符号ア
ライナの中核となるエラスティックストアメモリ、１１
〜１ｎは伝送路からのデータ入力端子、２１〜２ｎは局
内側のデータ出力端子、３１〜３ｎは伝送路からのクロ
ックパルス入力端子、４１〜４ｎは伝送路からのフレー
ム位相（φ、〜φ７）を表わすフレームパルス入力端子
である。１０１は局内クロックパルス入力端子、１０２
は局内基準フレーム位相φ。を示すフレームパルス入力
端子、１００はエラスティックストアメモリ１〜ｎに局
内クロックパルスと基準フレームパルスを分配するバッ
ファである。このバッファには原則として時間遅延はな
い。各エラスティックストアメモリｉ （ｉ＝ｌ〜ｎ
の任意のひとつ以下同じ。）は伝送路側データ入力端子
１１からのデータに対して、伝送路クロックパルス入力
端子３１からのクロックパルスにて、伝送路フレームパ
ルス入力端子４１から与えられ・るフレーム位相φ１を
フレーム先頭として書き込む作用をする。エラスティッ
クストアメモリｉの読出しは、共通に与えられた局内ク
ロックを用いて、基準フレーム位相φ。をフレーム先頭
として行われる。この結果、局内側の各出力は局内側デ
ータ入力端子２１から、同一フレーム位相のデータとし
て取り出させる。このフレーム位相の書き込み、読出し
過程の例を第４図に示す。このようにして局内位相同期
の取られた複数のデータ出力は相互ディジタル処理に応
用することが可能となっている。この従来の回路構成は
、その局舎がディジタル同期網の中で、クロック同期化
され局内基準クロックおよびフレーム位相が確立される
場合に適用し得る場合である。
であり、ディジタル同期回路網の構築のため、局舎に設
置される網同期装置（クロック供給装置の名称が用いら
れることもある。）から、各被同期装置に与えられてい
る。第３図は従来の「フレームアライナ」の原理図であ
り、伝送路からその局舎に入力される複数のディジタル
信号をフレーム単位で局内のフレーム位相に合わせる回
路構成を示している。第３図で図面符号１〜ｎは符号ア
ライナの中核となるエラスティックストアメモリ、１１
〜１ｎは伝送路からのデータ入力端子、２１〜２ｎは局
内側のデータ出力端子、３１〜３ｎは伝送路からのクロ
ックパルス入力端子、４１〜４ｎは伝送路からのフレー
ム位相（φ、〜φ７）を表わすフレームパルス入力端子
である。１０１は局内クロックパルス入力端子、１０２
は局内基準フレーム位相φ。を示すフレームパルス入力
端子、１００はエラスティックストアメモリ１〜ｎに局
内クロックパルスと基準フレームパルスを分配するバッ
ファである。このバッファには原則として時間遅延はな
い。各エラスティックストアメモリｉ （ｉ＝ｌ〜ｎ
の任意のひとつ以下同じ。）は伝送路側データ入力端子
１１からのデータに対して、伝送路クロックパルス入力
端子３１からのクロックパルスにて、伝送路フレームパ
ルス入力端子４１から与えられ・るフレーム位相φ１を
フレーム先頭として書き込む作用をする。エラスティッ
クストアメモリｉの読出しは、共通に与えられた局内ク
ロックを用いて、基準フレーム位相φ。をフレーム先頭
として行われる。この結果、局内側の各出力は局内側デ
ータ入力端子２１から、同一フレーム位相のデータとし
て取り出させる。このフレーム位相の書き込み、読出し
過程の例を第４図に示す。このようにして局内位相同期
の取られた複数のデータ出力は相互ディジタル処理に応
用することが可能となっている。この従来の回路構成は
、その局舎がディジタル同期網の中で、クロック同期化
され局内基準クロックおよびフレーム位相が確立される
場合に適用し得る場合である。
上述の従来例位相同期回路は、各局に網同期装置または
類似装置が存在していることを前提としているが、それ
を欠くディジタル通信網の建設初期においては、必ずし
もその局にはディジタル通信網同紬がとれられていない
アナログ局の場合が多い、しかし、アナログ局において
もディジタル同期回路網によるディジタルサービスを早
期に実現させる必要が起こる。このときには上述の網同
期装置は高価であり、本装置を前提にした回路網建設は
経済性が得にくい欠点があった。初期段階においては、
少数の被同期装置の相互位相同期のみが必要であり、経
済的な位相同期回路が望まれていた。
類似装置が存在していることを前提としているが、それ
を欠くディジタル通信網の建設初期においては、必ずし
もその局にはディジタル通信網同紬がとれられていない
アナログ局の場合が多い、しかし、アナログ局において
もディジタル同期回路網によるディジタルサービスを早
期に実現させる必要が起こる。このときには上述の網同
期装置は高価であり、本装置を前提にした回路網建設は
経済性が得にくい欠点があった。初期段階においては、
少数の被同期装置の相互位相同期のみが必要であり、経
済的な位相同期回路が望まれていた。
本発明は上記問題点を解決するものであり、本発明はア
ナログ局のように基準フレーム位相が定義されていない
場合においても、網同期化された局からの複数のディジ
タルデータが伝送路を通じて到達したときに同一の複数
位相に合わせられる経済的な位相同期回路を提供するこ
とを目的とする。
ナログ局のように基準フレーム位相が定義されていない
場合においても、網同期化された局からの複数のディジ
タルデータが伝送路を通じて到達したときに同一の複数
位相に合わせられる経済的な位相同期回路を提供するこ
とを目的とする。
本発明は、１本（ｎは複数）の伝送路から到来するデー
タ信号を各伝送路のクロックパルスおよびフレームパル
スにしたがって書込むｎ個のエラスティックストアメモ
リと、このｎこのエラスティックストアメモリに共通の
読出し用のクロックパルスおよびフレームパルスを分配
する手段とを備えた位相同期装置において、上記１本の
伝送路のうちの一つの伝送路のフレームパルスを遅延さ
せる遅延回路を備え、上記分配する手段は、上記遅延回
路の出力を読出し用のクロックパルスとして、上記一つ
の伝送路のクロックパルスを読出し用のクロックパルス
とする手段を含むことを特徴とする。
タ信号を各伝送路のクロックパルスおよびフレームパル
スにしたがって書込むｎ個のエラスティックストアメモ
リと、このｎこのエラスティックストアメモリに共通の
読出し用のクロックパルスおよびフレームパルスを分配
する手段とを備えた位相同期装置において、上記１本の
伝送路のうちの一つの伝送路のフレームパルスを遅延さ
せる遅延回路を備え、上記分配する手段は、上記遅延回
路の出力を読出し用のクロックパルスとして、上記一つ
の伝送路のクロックパルスを読出し用のクロックパルス
とする手段を含むことを特徴とする。
ｎ本の伝送路から到来するデータ信号の相対的なフレー
ム位相差の許容値を±ｔ０とするときに、遅延回路の遅
延量は２ｔｏ以下に設定することがよい。
ム位相差の許容値を±ｔ０とするときに、遅延回路の遅
延量は２ｔｏ以下に設定することがよい。
基準クロックパルスおよび基準フレームパルスが用意さ
れていない局舎で、到来するデータ信号の一つを基準に
して他のデータ信号の位相同期を揃えることができる。
れていない局舎で、到来するデータ信号の一つを基準に
して他のデータ信号の位相同期を揃えることができる。
次に、本発明の実施例について添付図面を参照して説明
する。
する。
第１図は本発明による位相同期回路の実施例のブロック
構成図を示す。図面符号１〜ｎはフレームアライナの中
核となるエラスティックストアメモリである。図面符号
１１〜１ｎはｎ本の伝送路からのデータ入力端子、図面
符号２１〜２ｎはｎ本の局内側のデータ出力端子、図面
符号３１〜３ｎはｎ本の伝送路からのクロックパルス入
力端子、図面符号４１〜４ｎはｎ本の伝送路からのフレ
ーム位相（φ、〜φ７）を表わすフレームパルス入力端
子、図面符号１００はエラスティックストアメモリ１〜
ｎに共通した局内側のクロックパルスと基準フレームパ
ルスとを分配するバッファ、図面符号２００はｎ本の伝
送路の中から任意に選択した１本の伝送路（第１図の実
施例ではｎ番目）のフレームパルスを遅延させる遅延回
路である。
構成図を示す。図面符号１〜ｎはフレームアライナの中
核となるエラスティックストアメモリである。図面符号
１１〜１ｎはｎ本の伝送路からのデータ入力端子、図面
符号２１〜２ｎはｎ本の局内側のデータ出力端子、図面
符号３１〜３ｎはｎ本の伝送路からのクロックパルス入
力端子、図面符号４１〜４ｎはｎ本の伝送路からのフレ
ーム位相（φ、〜φ７）を表わすフレームパルス入力端
子、図面符号１００はエラスティックストアメモリ１〜
ｎに共通した局内側のクロックパルスと基準フレームパ
ルスとを分配するバッファ、図面符号２００はｎ本の伝
送路の中から任意に選択した１本の伝送路（第１図の実
施例ではｎ番目）のフレームパルスを遅延させる遅延回
路である。
各エラスティックストアメモリ１（ｉ＝ｌｘｎの任意の
ひとつ以下同じ。）には書込みデータが入力端子１１か
ら、書込みクロックパルスが入力端子２１から、書込み
先頭位相を示すフレームパルスが入力端子３１から、そ
れぞれ与えられる。
ひとつ以下同じ。）には書込みデータが入力端子１１か
ら、書込みクロックパルスが入力端子２１から、書込み
先頭位相を示すフレームパルスが入力端子３１から、そ
れぞれ与えられる。
一方、各エラスティックストアメモリｉの読出しは、バ
ッファ１００の出力である共通読出しクロックパルス１
００ａと、読出し先頭位相を示すフレームパルス１００
ｂが与えられる構成が採られている。
ッファ１００の出力である共通読出しクロックパルス１
００ａと、読出し先頭位相を示すフレームパルス１００
ｂが与えられる構成が採られている。
この構成により、選択された１本の伝送路からの入力フ
レーム位相に対して遅延された遅延位相を基準位相とし
て、局内側出力データが出力端子２１〜２ｎから出力さ
れる。このとき各出力データの位相同期が確立されるこ
ととなる。
レーム位相に対して遅延された遅延位相を基準位相とし
て、局内側出力データが出力端子２１〜２ｎから出力さ
れる。このとき各出力データの位相同期が確立されるこ
ととなる。
第２図は上記動作につき、フレームの書込み、読出し過
程において、フレーム位相同期が実施される様子を示し
たものである。第１図で例えば、第ｎ番目の伝送路を基
準に取り、その入力フレーム位相φ７を基に、時間軸上
で時間ｔ４だけ遅延させた基準位相φ７−を局内側の基
準位相として用いている。この時間ｔ４の選択は、ｎ本
の伝送路のその局に到達する際の相対フレーム位相差の
許容値を±ｔ０としたとき ｔ、＞２１±ｔｏ １ とすることにより決定できる。この結果選択した伝送路
のフレーム位相が最も早い場合でも、その位相から最も
遅いフレームも２１±ｔｏ＋内に位置するので、それよ
りさらに遅いφｈａ＝φ７＋ｔ４で読み出すことができ
る。基準とする伝送路は第ｎ番目に限らずどのひとつを
とってもよい。
程において、フレーム位相同期が実施される様子を示し
たものである。第１図で例えば、第ｎ番目の伝送路を基
準に取り、その入力フレーム位相φ７を基に、時間軸上
で時間ｔ４だけ遅延させた基準位相φ７−を局内側の基
準位相として用いている。この時間ｔ４の選択は、ｎ本
の伝送路のその局に到達する際の相対フレーム位相差の
許容値を±ｔ０としたとき ｔ、＞２１±ｔｏ １ とすることにより決定できる。この結果選択した伝送路
のフレーム位相が最も早い場合でも、その位相から最も
遅いフレームも２１±ｔｏ＋内に位置するので、それよ
りさらに遅いφｈａ＝φ７＋ｔ４で読み出すことができ
る。基準とする伝送路は第ｎ番目に限らずどのひとつを
とってもよい。
この発明の適用は、前述の状況にある局舎に人出される
ディジタル伝送路のフレームアライナの機能を持たせる
ことであるが、同じ作用により例えばディジタル網同期
のとれている局舎においても、一般に複数本の伝送路ま
たは局内ハイウェイにおいて中途の段階にて同期多重化
したい場合にも適用できる。これらの場合には、局の基
準位相ではなく、本発明による位相（φ１）にて一時同
期化して局内ハイウェイを実現し、そのハイウェイに関
し、局内基準位相にて再び位相同期を取ることになる。
ディジタル伝送路のフレームアライナの機能を持たせる
ことであるが、同じ作用により例えばディジタル網同期
のとれている局舎においても、一般に複数本の伝送路ま
たは局内ハイウェイにおいて中途の段階にて同期多重化
したい場合にも適用できる。これらの場合には、局の基
準位相ではなく、本発明による位相（φ１）にて一時同
期化して局内ハイウェイを実現し、そのハイウェイに関
し、局内基準位相にて再び位相同期を取ることになる。
以上説明したように本発明は、局内における網同期が確
立されていない、従って局内基準位相を与える手段をも
たない局舎にあてっも、任意の伝送路入力フレーム位相
を基に作成した代用の基準位相で各伝送路入力データを
読み直すことができ、各データの位相同期が取れる。し
たがって経済的に早期にディジタル同期網を構築できる
効果がある。
立されていない、従って局内基準位相を与える手段をも
たない局舎にあてっも、任意の伝送路入力フレーム位相
を基に作成した代用の基準位相で各伝送路入力データを
読み直すことができ、各データの位相同期が取れる。し
たがって経済的に早期にディジタル同期網を構築できる
効果がある。
第１図は本発明の位相同期回路の実施例装置のブロック
構成図。 第２図は第１図における位相同期過程を示す図。 第３図は従来の位相同期回路のブロック構成図。 第４図は第３図における位相同期過程を示す図。 １〜ｎ・・・エラスティックストアメモリ、１１〜１ｎ
・・・伝送路側データ入力端子、２１〜２ｎ・・・局内
側データ出力端子、３１〜３ｎ・・・伝送路クロックパ
ルス入力端子、４１〜４ｎ・・・伝送路フレームパルス
入力端子、１００・・・バッファ、１０１・・・局内ク
ロックパルス入力端子、１０２・・・局内基準フレーム
パルス入力端子、２００・・・遅延回路。 特許出願人 日本電気株式会社、 代理人 弁理士 井 出 直 孝。 〜ユ 第１図 第３図
構成図。 第２図は第１図における位相同期過程を示す図。 第３図は従来の位相同期回路のブロック構成図。 第４図は第３図における位相同期過程を示す図。 １〜ｎ・・・エラスティックストアメモリ、１１〜１ｎ
・・・伝送路側データ入力端子、２１〜２ｎ・・・局内
側データ出力端子、３１〜３ｎ・・・伝送路クロックパ
ルス入力端子、４１〜４ｎ・・・伝送路フレームパルス
入力端子、１００・・・バッファ、１０１・・・局内ク
ロックパルス入力端子、１０２・・・局内基準フレーム
パルス入力端子、２００・・・遅延回路。 特許出願人 日本電気株式会社、 代理人 弁理士 井 出 直 孝。 〜ユ 第１図 第３図
Claims (2)
- （１）ｎ本（ｎは複数）の伝送路から到来するデータ信
号を各伝送路のクロックパルスおよびフレームパルスに
したがって書込むｎ個のエラスティックストアメモリと
、 このｎ個のエラスティックストアメモリに共通の読出し
用のクロックパルスおよびフレームパルスを分配する手
段と を備えた位相同期装置において、 上記ｎ本の伝送路のうちの一つの伝送路のフレームパル
スを遅延させる遅延回路を備え、 上記分配する手段は、 上記遅延回路の出力を読出し用のクロックパルスとして
、上記一つの伝送路のクロックパルスを読出し用のクロ
ックパルスとする手段を含むことを特徴とする位相同期
回路。 - （２）ｎ本の伝送路から到来するデータ信号の相対的な
フレーム位相差の許容値を±ｔ＿０とするときに、遅延
回路の遅延量は２ｔ＿０以下に設定される特許請求の範
囲第（１）項に記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221537A JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221537A JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281142A true JPS6281142A (ja) | 1987-04-14 |
| JPH0744522B2 JPH0744522B2 (ja) | 1995-05-15 |
Family
ID=16768272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221537A Expired - Lifetime JPH0744522B2 (ja) | 1985-10-03 | 1985-10-03 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744522B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446430A (ja) * | 1990-06-14 | 1992-02-17 | Fujitsu Ltd | 位相補正方法及び回路 |
| EP0488212A2 (en) * | 1990-11-27 | 1992-06-03 | Fujitsu Limited | Interface circuit between a plurality of transmission lines and a high bit rate data terminal equipment |
| JP2008162452A (ja) * | 2006-12-28 | 2008-07-17 | Tsuda Industries Co Ltd | シフトレバー装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115120A (en) * | 1977-03-18 | 1978-10-07 | Nippon Telegr & Teleph Corp <Ntt> | Intra-office phase synchronous system |
-
1985
- 1985-10-03 JP JP60221537A patent/JPH0744522B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115120A (en) * | 1977-03-18 | 1978-10-07 | Nippon Telegr & Teleph Corp <Ntt> | Intra-office phase synchronous system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446430A (ja) * | 1990-06-14 | 1992-02-17 | Fujitsu Ltd | 位相補正方法及び回路 |
| EP0488212A2 (en) * | 1990-11-27 | 1992-06-03 | Fujitsu Limited | Interface circuit between a plurality of transmission lines and a high bit rate data terminal equipment |
| JP2008162452A (ja) * | 2006-12-28 | 2008-07-17 | Tsuda Industries Co Ltd | シフトレバー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744522B2 (ja) | 1995-05-15 |
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