SU1278875A1 - Устройство св зи дл вычислительной системы - Google Patents

Abstract

Изобретение может быть использовано в вьшислительных системах дл  организации св зи между вычислительными модул ми. Целью изобретени   вл етс  повышение скорости и надежности передачи сообщений в вычислительной системе. Поставленна  цель достигаетс  тем,что в устройство введена дополнительна  группа магистральных узлов со стандартным подключением к каналам св зи и вычислительным модул м, при этом структура самого узла позвол ет принимать из каналов св зи и передавать в них информацию в синхронном режиме, а св зь с вычислительными модул ми осуществл ть в асинхронном режиме. 1 3.п. ф-лы, 2 ил. (Л С

Description

Изобретение относитс  к вычислительной технике и может быть использовано в локальных вычислительных сет х дл  организации св зи ме;г(ду вычислительными модул ми.

Целью изобретени   вл етс  нрвышение быстродействи  устройства и его надежности путем создани  иерархической двухуровневой организации св зи.

На фиг,1 представлена структурна  схема устройства; на фиг.2 структурна  схема блока св зи (дополнительного блока св зи).

Устройство содержит блок 1 синхронизации и блоки 2 св зи (донолнительные Опоки св зи), каждый из которых имеет первый 3 и второй А тактовые входы, первые информационные вход 5 и выход 6, подключенные у блоков св 3f к соответствующим информационному входу 7 и информационному выходу 8 устройства, вторые информационные вход 9 и выход 10, а также адресный вход 11, подключенный к адресной шине 12 устройства.

Блок 2 св зи содержит входной 13 регистр, первый 14 и второй 15 выходные регистры, регистр -б адреса, блок 17 стековой пам ти, схему 18 сравнени , п ть групп 19-23 элементов И, групну 24 элементов ИЛИ, первый 25 и второй 26 элементы И, элемент НЛИ-НЕ 27, элемогг 1ИН 28 и три элемента 29-31 задержкр.

Блок стековой пам ти представл ет собой регистровую пам ть магазинного типа.

Блок синхронизации вь рабатывает две последовательности тактовых импульсов , сдвинутьж относительно друг друга на врем , превышающее длительность переходных процессов в блоке 2 св зи.

Устройство работает следуюи1Р м образом .

В блоке 1 синхронизации вырабатываютс  две серии тактовых импульсов, сдвинутые друг оттюсительно друга на врем  переходных процессов (прием информации, выдача информации, ретрансл ци  информации) в блоке 2 св зи. Тактовые импульсы поступают на псе блоки 2 и тем самым синхронизируют процесс передачи И1;форчации.

Передаваема  информац1  . ноступа  в блок 2 через информационный вход 9,, размещаетс  п  входном регистре

13. При этом ее формат имеет следую ций вид: адрес; данные.

Структура адреса: адрес дополнительного блока св зи (старшие разр ды ) , адрес одного из группы блоков св зи (maдшиe разр ды), при этом в дополнительных блоках 2 св зи анализируютс  лишь старшие разр ды адреса , а в блоках 2 св зи - все разр ды адреса. При несовпадении старших разр дов адреса информаци  передаетс  к следующему по пор дку дополнительном блоку св зи, при совпадении к первому блоку 2 св зи соответствующей группы. При несовпадении всего адреса в блоке 2 св зи соответствующей группы информаци  передаетс  к следующему по пор дку блоку 2 этой же группы, а при совпадении поступает на информационный вьгход устройства В. Информаци , которую необходимо передать между блоками вычислительной системы, поступает через информационный Вход 7 устройства.

Информаци , поступивша  в блок 2 по входу 9, размещаетс  на регистре 13 в зависимости от результата сравнени  ее адресной части на схеме 8 сравнени , либо передаетс  через группу элементов И 19, ИЛИ 24, регистр 1 4, группу элементов И 22 на выход 1 О блока 2 , либо через группу элементов И 20, регистр 15, группу элементов И 23 на выход 6 блока 2. Выдача через выход 10 происходит в случае иег совпадени  на схеме 1В сравнени  адресной части поступившей информации адреса, хран щегос  в регистре 16; выдача через вход 5 - при совпадении ..

Одновременно с выдачей информации через выход 6 осуществл етс  считывание информации из блока I7 стековой пам ти и передача ее через группу элементов И 21, КПИ 24, регистр 14, группу элементов И 22 на выход 10 блока 2 св зи. Первична  информаци , подлежаща  передаче по вычислрггелыюй системе, .асинхронно поступает в блоки 2 св зи через вход 5 и записываетс  в блок 17 с последующз выдачей описанным выше пор дком через выход 10.

Claims (2)

1. Синхронизаци  работы блока 2 осуществл етс  двум  сери ми тактовых импульсов, ноступающипи соответственно по входам 3 и 4. По сходу 3 тактовые импульсы поступают одновременно на- вторые входы элементов И 25 и 26 и элемент 29 задержки. Элемент 29 задержки задерживает тактовые импульсы на врем , необходимое дл  нередачи ноступившей информации с входа 9 либо на регистр 14, либо на регистр 15, после чего они обнул ют срдержимое регистра 13. С по влением информации на регистре 13 на одном из выходов схемы 18 сравнени  по вл етс  сигнал, который поступает либо на первый вход эле- мента И 25, либр через элемент ИЛИ 28 на первый вход элемента И 26. В первом случае, когда сравнение адресов дало несовпадение, на выходе элемента И 25 по вл етс , сигнал, открывающий группу элементовИ 19, во втором случае, при совпадении, а так же в случае, когда в регистр 3 не поступила информаци  (высокий потенциал на выходе элемента ИЛМ-НЕ 27), -на выходе элемента И 26 по вл етс  сигнал, открывающий группы элементов И 20 и 21 и через элемент 30 задержки осуществл ющий последовательный сдвиг информации в блЬке 17 пам ти. По входу 4 тактовые импульсы второй серии, сдвинутые относительно первой серии на врем , необходимое дл  завершени  всех процессо по приему информации, на регистры 14 и 15.поступают одновременно на группы элементов И 22 и 23, тем са-. .мым разреша  выдачу информации соответственно на выходы 10 и 6, а также - на элемент 31 задержки, которьи задерживает их на врем , необходимое дн  завершени  вьщачи информации по выходам 10 и 6, С выхода элемента31 задержки тактовые импульсы поступают на регистры 14 и 15 к сбрасываютj их в нулевое состо ние. На этом завершаетс  цикл работы блока 2 св зи. Использование предлагаемого устройства св зи дл  вычислительных сис тем по сравнению с известным позвол  ет реализовать на практике принцип переменной логической структуры, что повышает надежность cHCTeNtti, а именно выход из стро  любого узла не приводит к отказу всей системы; существенно повысить скорость.передачи информации между вычислительными модул ми системы при увеличении их чис ла. Формула изобретени  1. Устройство св зи дл  вычислительной системы, содержащее блок синхронизации и N блоков св зи (N количество св зываемых вычислительных модулей в системе), причем первьш и второй выходы блока синхронизации соответственно подключены к первым и вторым тактовым входам блоков св зи, первые информационные вхогды и первые информационные выходы блоков св зи  вл ютс  соответствующими информационными входами и выходами устройства соответственно, отличающеес  тем, что, с целью повышени  быстродействи  устройства и его живучести за счет созДани  иерархической двухуровневой организации св зи, блоки св зи разделены на М групп (где символ округлени ), устройство содержит М дополнительных блоков св зи, причем первый и второй выходы блока синхронизации соответственно подключены к первым и вторым тактовым входам дополнительных блоков св зи, второй информационный вход первого блока св зи i-й группы (,...jM) подключен к первому информационному выходу i-ro дополнительного блока св зи, первый информационный вход которого подключен к второму информационному выходу блока св зи с наибольшим пор дковым номером в (1-)-й группе, а второй информационньй выход i-ro дополнительного блока св зи ( М-1) подключен к второму информационному входу (1+)-го дополнительного блока св зи, первьй информащюнньп вход первого дополнительного блока св зи подключен к второму информациопному выходу блока св зи с наибольшим пор дковым номером в М-й группе, второй информационный вход первого дополнительного блока св зи подключен к второму информационному выходу М-го дополнительного блока св зи, второй информационный вход каждого блока св зи, начина  с второго, в каждой группе подключен к второму информационному вькоду блока св зи с на единицу меньшим пор дковым номером в той же группе, адресные входы всех блоков св зи подключены к адресной шине устройства. .
2. 2. Устройство по п. 1, отличаю щ е е с   тем, что блок св зи содержит входной регистр, первьй и второй выходные регистры, регистр адреса, блок стековой пам ти, схему сравнени , п ть групп элементов И, группу элементов РШИ, два элемента И, элемент ИЛИ-ИЕ, элемент ИЛИ и три элемента задержки, причем инфор мационный вход входного регистра  вл етс  вторым ин ормационным входом блока, выходы разр дов входного регистра подключены к первым входам соответствующих элементов И первой и второй групп, к соответствующим входам элемента 1ШИ-НЕ и к соответствующим разр дам первого информационного входа схемы сравнени , раз р ды второго информационного входа которой подключены к вь ходам соответствующих разр дов регистра адреса , вход которого  вл етс  адресным входом блока св зи, выход неравенства схемы сравнени  подключен к пе ному входу первого элемента И, а вы ход равенства - к первому входу элемента ИЛИ, второй вход которого подключен к выходу элемента ИЛИ-НЕ, а выход - к первому входу второго элемента И, 1зторые входы первого и второго элементов И подключены к первому тактовому входу блока св зи и к входу первого элемента задержки , выход которого подключен к синх ровходу входного регистра, выход пе вого элемента И подключен к вторым входам элементов И нервой группы, в выходы которых подключены к первым входам соответствующих элементов 56 ШИ группы, вторые входы которых подключены к выходам соответствующих элементов -И третьей группы, первые входы которых подключены к выходам соответствующих разр дов блока стековой пам ти, информационней вход которого  вл етс  первым информационным входом блока св зи, а вход сдвига блока стековой пам ти подключен к выходу второго элемента задержки,, вход которого подключен к выходу второго элемента И и к вторым входам элементов И второй и третьей групп, выходы элементов ИЛИ группы подключены к соответствующим информационным входаь5 первого выходного регистра , синхровход которого подключен к выходу третьего элемента задержки и к синхровходу второго выходного регистра, информационные вход1 1 которого подключены к выходам соответствующих элементов И второй группы, выходы разр дов первого и второго выходных регистров подключены к первым входам соответствую1цих элементов И четвертой и п той групп соответст )зенно, вторые вход. которых подключены к входу третьего элемента задержки и к второму тактовому входу блока св зи, а выходы образуют соответствующие разр ды соответственно вторрго и первого информационных выходов блока св зи.

   .2