JP3461542B2 - クロック分配装置 - Google Patents
クロック分配装置Info
- Publication number
- JP3461542B2 JP3461542B2 JP25758893A JP25758893A JP3461542B2 JP 3461542 B2 JP3461542 B2 JP 3461542B2 JP 25758893 A JP25758893 A JP 25758893A JP 25758893 A JP25758893 A JP 25758893A JP 3461542 B2 JP3461542 B2 JP 3461542B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- clock signal
- delayed
- clock distribution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機等の各単位
装置にクロック信号を分配するクロック分配装置に関す
る。
装置にクロック信号を分配するクロック分配装置に関す
る。
【０００２】
【従来の技術】電子計算機等においては、一般には電子
計算機に備えた各装置がクロック信号により同期して動
作する。この場合、クロック信号を各装置に分配するク
ロック分配装置が用いられるが、各クロック信号はクロ
ック分配装置に接続される接続線長の違いにより位相が
ずれる。このため、各装置に位相の揃ったクロック信号
を与えるためにクロック分配装置内に遅延素子などが用
いられていた。
計算機に備えた各装置がクロック信号により同期して動
作する。この場合、クロック信号を各装置に分配するク
ロック分配装置が用いられるが、各クロック信号はクロ
ック分配装置に接続される接続線長の違いにより位相が
ずれる。このため、各装置に位相の揃ったクロック信号
を与えるためにクロック分配装置内に遅延素子などが用
いられていた。
【０００３】この種のクロック分配装置として例えば、
特開昭55-960号公報がある。このクロック分配装置は、
自動調整により各装置に同位相のクロック信号を分配す
るものである。その装置の構成の一部を図１３に示す。
特開昭55-960号公報がある。このクロック分配装置は、
自動調整により各装置に同位相のクロック信号を分配す
るものである。その装置の構成の一部を図１３に示す。
【０００４】図１３に示すようにクロック分配装置１ａ
には各パッケージ３０に対応して複数の遅延素子２が設
けられている。そして、クロック発生器１０で発生した
クロック信号を複数の遅延素子２は適宜遅延させて各パ
ッケージ３０に分配する。
には各パッケージ３０に対応して複数の遅延素子２が設
けられている。そして、クロック発生器１０で発生した
クロック信号を複数の遅延素子２は適宜遅延させて各パ
ッケージ３０に分配する。
【０００５】このとき、クロック発生器１０で発生した
クロック信号と各パッケージ３０に分配されたクロック
信号との位相差を比較する。そして、各パッケージ３０
に位相の揃ったクロック信号を与えるためにその位相差
に応じた遅延量を各遅延素子２毎に調整していた。
クロック信号と各パッケージ３０に分配されたクロック
信号との位相差を比較する。そして、各パッケージ３０
に位相の揃ったクロック信号を与えるためにその位相差
に応じた遅延量を各遅延素子２毎に調整していた。
【０００６】また、図１４に示すようにクロック分配装
置１ｂに各パッケージ３０に対応して複数のプログラム
遅延素子４を備えたものもある。この各プログラム遅延
素子４は、所望の遅延量を複数の遅延量の中から選択で
きるものである。例えば、この内容は最適位相パルスを
選択するための自動遅延調整を行う特開昭６３−８７０
１５号公報に記載されている。これによれば、クロック
信号の最適位相の調整工数が少なくなる。
置１ｂに各パッケージ３０に対応して複数のプログラム
遅延素子４を備えたものもある。この各プログラム遅延
素子４は、所望の遅延量を複数の遅延量の中から選択で
きるものである。例えば、この内容は最適位相パルスを
選択するための自動遅延調整を行う特開昭６３−８７０
１５号公報に記載されている。これによれば、クロック
信号の最適位相の調整工数が少なくなる。
【０００７】
【発明が解決しようとする課題】しかしながら、図１３
に示すクロック分配装置にあっては、各パッケージ対応
に遅延素子が設けられていたため、各パッケージの増加
に伴って遅延素子が増加することになる。このため、ク
ロック分配装置の実装面積が大きり、信号処理回路のた
めの実装面積が制限されるという問題があった。
に示すクロック分配装置にあっては、各パッケージ対応
に遅延素子が設けられていたため、各パッケージの増加
に伴って遅延素子が増加することになる。このため、ク
ロック分配装置の実装面積が大きり、信号処理回路のた
めの実装面積が制限されるという問題があった。
【０００８】また、位相を調整するときには、各分配ク
ロック信号を位相測定装置に供給するために接続線を測
定毎に各遅延素子にいちいち差し替えなければならなか
った。このため、調整工数が多くなるという問題があっ
た。
ロック信号を位相測定装置に供給するために接続線を測
定毎に各遅延素子にいちいち差し替えなければならなか
った。このため、調整工数が多くなるという問題があっ
た。
【０００９】さらに、図１４に示す装置にあっては、遅
延パルス毎にプログラム遅延素子と各プログラム遅延素
子毎に複数の遅延量を選択する選択回路（図示せず）と
が必要であった。このため、実装面積が大きくなるとい
う問題があった。
延パルス毎にプログラム遅延素子と各プログラム遅延素
子毎に複数の遅延量を選択する選択回路（図示せず）と
が必要であった。このため、実装面積が大きくなるとい
う問題があった。
【００１０】本発明は、このような点に鑑みてなされた
もので、その目的とするところは、構成が簡単であり、
クロック信号の最適位相の調整工数が少なくて済むクロ
ック分配装置を提供することにある。
もので、その目的とするところは、構成が簡単であり、
クロック信号の最適位相の調整工数が少なくて済むクロ
ック分配装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するために下記の構成とした。図１は第１の発明の原
理図である。
決するために下記の構成とした。図１は第１の発明の原
理図である。
【００１２】第１の発明のクロック分配装置は、クロッ
ク信号を発生するクロック発生手段１０とクロック信号
を受ける複数の装置３０との間に設けられ、各装置３０
に対して所望の位相でクロック信号を分配するものであ
る。
ク信号を発生するクロック発生手段１０とクロック信号
を受ける複数の装置３０との間に設けられ、各装置３０
に対して所望の位相でクロック信号を分配するものであ
る。
【００１３】クロック分配装置は、遅延発生手段２１、
クロック分配手段２２とを備える。遅延発生手段２１
は、前記クロック発生手段１０からのクロック信号に対
して、基準となる遅延幅の整数倍である複数の遅延量を
与えることにより複数の遅延クロック信号を発生する。
クロック分配手段２２とを備える。遅延発生手段２１
は、前記クロック発生手段１０からのクロック信号に対
して、基準となる遅延幅の整数倍である複数の遅延量を
与えることにより複数の遅延クロック信号を発生する。
【００１４】クロック分配手段２２は、前記複数の遅延
クロック信号に対応した複数の入力端子と前記各装置に
対応した複数の出力端子とを有するとともに所望の遅延
クロック信号に対応する入力端子を選択することにより
所望の遅延クロック信号を１つ以上の出力端子に分配す
る。
クロック信号に対応した複数の入力端子と前記各装置に
対応した複数の出力端子とを有するとともに所望の遅延
クロック信号に対応する入力端子を選択することにより
所望の遅延クロック信号を１つ以上の出力端子に分配す
る。
【００１５】また、第２の発明のクロック分配装置を図
２に示す。図２に示すように、クロック信号を発生する
クロック発生手段１０とクロック信号を受ける複数の装
置３０との間に設けられ、各装置３０に対して所望の位
相でクロック信号を分配する。
２に示す。図２に示すように、クロック信号を発生する
クロック発生手段１０とクロック信号を受ける複数の装
置３０との間に設けられ、各装置３０に対して所望の位
相でクロック信号を分配する。
【００１６】前記クロック分配装置２０に同一構成から
なる第１及び第２のクロック分配装置本体２０ａ，２０
ｂを備える。前記各装置３０に第１及び第２のクロック
分配装置本体２０ａ，２０ｂのいずれか１つを選択する
選択手段３３を備える。
なる第１及び第２のクロック分配装置本体２０ａ，２０
ｂを備える。前記各装置３０に第１及び第２のクロック
分配装置本体２０ａ，２０ｂのいずれか１つを選択する
選択手段３３を備える。
【００１７】前記第１及び第２のクロック分配装置本体
２０ａ，２０ｂは、遅延発生手段２１、クロック分配手
段２２とを備える。各遅延発生手段２１は、前記クロッ
ク発生手段１０からのクロック信号に対して、基準とな
る遅延幅の整数倍である複数の遅延量を与えることによ
り複数の遅延クロック信号を発生する。
２０ａ，２０ｂは、遅延発生手段２１、クロック分配手
段２２とを備える。各遅延発生手段２１は、前記クロッ
ク発生手段１０からのクロック信号に対して、基準とな
る遅延幅の整数倍である複数の遅延量を与えることによ
り複数の遅延クロック信号を発生する。
【００１８】各クロック分配手段２２は、前記複数の遅
延クロック信号に対応した入力端子と前記各装置に対応
した出力端子とを有するとともに所望の遅延クロック信
号に対応する入力端子を選択することにより所望の遅延
クロック信号を１つ以上の出力端子に分配する。
延クロック信号に対応した入力端子と前記各装置に対応
した出力端子とを有するとともに所望の遅延クロック信
号に対応する入力端子を選択することにより所望の遅延
クロック信号を１つ以上の出力端子に分配する。
【００１９】各分配制御手段２４は、前記各選択手段３
３の入力端に第１のクロック分配装置本体２０ａから入
力されたときの遅延クロック信号の位相と前記入力端に
第２のクロック分配装置本体２０ｂから入力されたとき
の遅延クロック信号の位相とが同位相となるように各ク
ロック分配手段２２を制御する。
３の入力端に第１のクロック分配装置本体２０ａから入
力されたときの遅延クロック信号の位相と前記入力端に
第２のクロック分配装置本体２０ｂから入力されたとき
の遅延クロック信号の位相とが同位相となるように各ク
ロック分配手段２２を制御する。
【００２０】さらに、第１の発明または第２の発明は前
記複数の遅延量の各々の遅延量を段階的に変化させるた
めに各遅延量の基準となる遅延幅を設定する遅延幅設定
手段２３を備えるようにする。
記複数の遅延量の各々の遅延量を段階的に変化させるた
めに各遅延量の基準となる遅延幅を設定する遅延幅設定
手段２３を備えるようにする。
【００２１】前記遅延幅設定手段２３は、前記段階的な
各遅延量により発生した各遅延クロック信号の中に所望
の遅延クロック信号が存在しない場合には、所望の遅延
クロック信号を得るように前記遅延幅を別の遅延幅に変
更するようにする。
各遅延量により発生した各遅延クロック信号の中に所望
の遅延クロック信号が存在しない場合には、所望の遅延
クロック信号を得るように前記遅延幅を別の遅延幅に変
更するようにする。
【００２２】第１の発明または第２の発明における前記
クロック分配手段２２は、前記各入力端子と各出力端子
とを相互に接続する空間スイッチからなる。第１の発明
において、さらに、クロック分配手段２２の各入力端子
と各出力端子とを相互に接続するよう制御を行う分配制
御手段２４を備えるようにする。
クロック分配手段２２は、前記各入力端子と各出力端子
とを相互に接続する空間スイッチからなる。第１の発明
において、さらに、クロック分配手段２２の各入力端子
と各出力端子とを相互に接続するよう制御を行う分配制
御手段２４を備えるようにする。
【００２３】第１の発明において、前記分配制御手段２
４は、遅延クロック信号を受ける複数の装置３０の内、
互いに同期をとるべき装置に分配されたときの全ての遅
延クロック信号の位相が同位相となるように前記クロッ
ク分配手段２２に対して各入力端子と各出力端子との接
続を制御するようにする。
４は、遅延クロック信号を受ける複数の装置３０の内、
互いに同期をとるべき装置に分配されたときの全ての遅
延クロック信号の位相が同位相となるように前記クロッ
ク分配手段２２に対して各入力端子と各出力端子との接
続を制御するようにする。
【００２４】第２の発明において、前記選択手段３３
は、第１及び第２のクロック分配装置本体２０ａ，２０
ｂの内の一方のクロック分配装置本体に障害が発生した
場合には他方のクロック分配装置本体に切り換えるよう
にする。
は、第１及び第２のクロック分配装置本体２０ａ，２０
ｂの内の一方のクロック分配装置本体に障害が発生した
場合には他方のクロック分配装置本体に切り換えるよう
にする。
【００２５】第２の発明において、前記各装置３０は、
複数の回路３４と、遅延発生手段３１、クロック分配手
段３２とを備える。遅延発生手段３１は、前記選択手段
３３からのクロック信号に対して複数の遅延量を与える
ことにより複数の遅延クロック信号を発生する。
複数の回路３４と、遅延発生手段３１、クロック分配手
段３２とを備える。遅延発生手段３１は、前記選択手段
３３からのクロック信号に対して複数の遅延量を与える
ことにより複数の遅延クロック信号を発生する。
【００２６】クロック分配手段３２は、前記複数の遅延
クロック信号に対応した入力端子と前記各回路３４に対
応した出力端子とを有するとともに所望の遅延クロック
信号に対応する入力端子を選択することにより所望の遅
延クロック信号を１つ以上の出力端子に分配する。
クロック信号に対応した入力端子と前記各回路３４に対
応した出力端子とを有するとともに所望の遅延クロック
信号に対応する入力端子を選択することにより所望の遅
延クロック信号を１つ以上の出力端子に分配する。
【００２７】
【作用】第１の発明によれば、クロック発生手段１０か
らのクロック信号に対して遅延発生手段２１が、基準と
なる遅延幅の整数倍である複数の遅延量を与えることに
より複数の遅延クロック信号を発生する。
らのクロック信号に対して遅延発生手段２１が、基準と
なる遅延幅の整数倍である複数の遅延量を与えることに
より複数の遅延クロック信号を発生する。
【００２８】そして、クロック分配手段２２は、各入力
端子の内、所望の遅延クロック信号に対応する入力端子
を選択することにより所望の遅延クロック信号を１つ以
上の出力端子に分配する。
端子の内、所望の遅延クロック信号に対応する入力端子
を選択することにより所望の遅延クロック信号を１つ以
上の出力端子に分配する。
【００２９】このように１つの遅延発生手段とクロック
分配手段を用いるのみであるので、クロック分配装置の
構成を簡単化できるとともに、１つ以上の装置３０に所
望の遅延クロック信号を分配できる。
分配手段を用いるのみであるので、クロック分配装置の
構成を簡単化できるとともに、１つ以上の装置３０に所
望の遅延クロック信号を分配できる。
【００３０】また、複数の遅延量を遅延幅を用いて段階
的に設定し、複数の段階的な遅延量により発生した複数
の遅延クロック信号の中から所望の遅延クロック信号を
適宜選択できるので、各装置毎に遅延クロック信号の位
相を調整する工数が削減できる。
的に設定し、複数の段階的な遅延量により発生した複数
の遅延クロック信号の中から所望の遅延クロック信号を
適宜選択できるので、各装置毎に遅延クロック信号の位
相を調整する工数が削減できる。
【００３１】第２の発明によれば、各遅延発生手段２１
がクロック信号に対して、基準となる遅延幅の整数倍で
ある複数の遅延量を与えることにより複数の遅延クロッ
ク信号を発生する。そして、各クロック分配手段２２が
所望の遅延クロック信号に対応する入力端子を選択する
ことにより所望の遅延クロック信号を１つ以上の出力端
子に分配する。
がクロック信号に対して、基準となる遅延幅の整数倍で
ある複数の遅延量を与えることにより複数の遅延クロッ
ク信号を発生する。そして、各クロック分配手段２２が
所望の遅延クロック信号に対応する入力端子を選択する
ことにより所望の遅延クロック信号を１つ以上の出力端
子に分配する。
【００３２】各分配制御手段２４が、各選択手段３３の
入力端に第１のクロック分配装置本体２０から入力され
たときの遅延クロック信号の位相と入力端に第２のクロ
ック分配装置本体２０から入力されたときの遅延クロッ
ク信号の位相とが同位相となるように各クロック分配手
段２２を制御する。
入力端に第１のクロック分配装置本体２０から入力され
たときの遅延クロック信号の位相と入力端に第２のクロ
ック分配装置本体２０から入力されたときの遅延クロッ
ク信号の位相とが同位相となるように各クロック分配手
段２２を制御する。
【００３３】次に、第１及び第２のクロック分配装置本
体２０のいずれか一方に障害が発生した場合には、選択
手段３３が他方のクロック分配装置本体に切り替えて
も、同位相で遅延クロック信号を各装置に分配できる。
体２０のいずれか一方に障害が発生した場合には、選択
手段３３が他方のクロック分配装置本体に切り替えて
も、同位相で遅延クロック信号を各装置に分配できる。
【００３４】
【実施例】以下、本発明のクロック分配装置の具体的な
実施例を説明する。 ＜実施例１＞実施例１のクロック分配装置２０は、図示
しない電子計算機内に設けられており、クロック信号を
発生するクロック発生器１０とクロック信号を受ける複
数のパッケージ（基板）３０との間に設けられている。
クロック分配装置２０は、各パッケージ３０に対して所
望の位相でクロック信号を分配するものである。
実施例を説明する。 ＜実施例１＞実施例１のクロック分配装置２０は、図示
しない電子計算機内に設けられており、クロック信号を
発生するクロック発生器１０とクロック信号を受ける複
数のパッケージ（基板）３０との間に設けられている。
クロック分配装置２０は、各パッケージ３０に対して所
望の位相でクロック信号を分配するものである。
【００３５】クロック分配装置２０は、遅延発生部２
１、クロック分配部２２とを備える。遅延発生部２１
は、例えばディレイラインであり、前記クロック発生器
１０からのクロック信号に対して複数の遅延量を与える
ことにより複数の遅延クロック信号を発生する。
１、クロック分配部２２とを備える。遅延発生部２１
は、例えばディレイラインであり、前記クロック発生器
１０からのクロック信号に対して複数の遅延量を与える
ことにより複数の遅延クロック信号を発生する。
【００３６】この複数の遅延量の各遅延量は遅延幅τを
基準として整数倍で設定され、複数の遅延量に対応した
複数の出力端子に出力される。例えば、ディレイライン
の中間タップを一定間隔毎にとることで各遅延量を得る
ようにしてもよい。
基準として整数倍で設定され、複数の遅延量に対応した
複数の出力端子に出力される。例えば、ディレイライン
の中間タップを一定間隔毎にとることで各遅延量を得る
ようにしてもよい。
【００３７】この遅延発生部２１には遅延幅設定部２３
とクロック分配部２２が接続される。遅延幅設定部２３
は、複数の遅延量の各々の遅延量を段階的に変化させる
ために各遅延量の基準となる遅延幅τを設定する。高速
用の遅延クロック信号には遅延幅τを小さくし、低速用
の遅延クロック信号には遅延幅τを大きくする。
とクロック分配部２２が接続される。遅延幅設定部２３
は、複数の遅延量の各々の遅延量を段階的に変化させる
ために各遅延量の基準となる遅延幅τを設定する。高速
用の遅延クロック信号には遅延幅τを小さくし、低速用
の遅延クロック信号には遅延幅τを大きくする。
【００３８】クロック分配部２２は、前記複数の遅延ク
ロック信号に対応した複数の入力端子と前記各パッケー
ジ３０に対応した複数の出力端子とを有する空間スイッ
チである。この空間スイッチはＮ個の入力端子とＮより
も多いＭ個の出力端子を設けたＮ×Ｍスイッチであり、
各入力端子ＩＴ0〜ＩＴn-1と各出力端子ＯＴ0〜ＯＴm-1
とを相互に接続するようになっている。
ロック信号に対応した複数の入力端子と前記各パッケー
ジ３０に対応した複数の出力端子とを有する空間スイッ
チである。この空間スイッチはＮ個の入力端子とＮより
も多いＭ個の出力端子を設けたＮ×Ｍスイッチであり、
各入力端子ＩＴ0〜ＩＴn-1と各出力端子ＯＴ0〜ＯＴm-1
とを相互に接続するようになっている。
【００３９】クロック分配部２２は、所望の遅延クロッ
ク信号に対応する入力端子を選択することにより所望の
遅延クロック信号を１つ以上の出力端子に分配する。ク
ロック分配部２２には分配制御部２４が接続される。分
配制御部２４は前記クロック分配部２２の各入力端子と
各出力端子とを相互に接続するよう制御を行う。
ク信号に対応する入力端子を選択することにより所望の
遅延クロック信号を１つ以上の出力端子に分配する。ク
ロック分配部２２には分配制御部２４が接続される。分
配制御部２４は前記クロック分配部２２の各入力端子と
各出力端子とを相互に接続するよう制御を行う。
【００４０】また、遅延幅設定部２３は、前記段階的な
各遅延量により発生した各遅延クロック信号の中に所望
の遅延クロック信号が存在しない場合には、所望の遅延
クロック信号を得るように前記遅延幅を別の遅延幅に変
更する。 ＜実施例１の動作＞次に、このように構成された実施例
１の動作を説明する。図４は実施例１の動作を示すフロ
ーチャートである。
各遅延量により発生した各遅延クロック信号の中に所望
の遅延クロック信号が存在しない場合には、所望の遅延
クロック信号を得るように前記遅延幅を別の遅延幅に変
更する。 ＜実施例１の動作＞次に、このように構成された実施例
１の動作を説明する。図４は実施例１の動作を示すフロ
ーチャートである。
【００４１】まず、クロック発生器１０により発生した
クロック信号は、遅延発生部２１に入力される（ステッ
プ１０１）。次に、遅延幅設定部２３から遅延幅τが遅
延発生部２１に与えられ（ステップ１０２）、遅延発生
部２１は遅延幅τを基準にクロック信号に対して遅延幅
τの整数倍からなる複数の遅延量(0,τ,2τ,3τ,・・(N-
1)τ)を与えることにより複数の遅延クロック信号を発
生する（ステップ１０３）。
クロック信号は、遅延発生部２１に入力される（ステッ
プ１０１）。次に、遅延幅設定部２３から遅延幅τが遅
延発生部２１に与えられ（ステップ１０２）、遅延発生
部２１は遅延幅τを基準にクロック信号に対して遅延幅
τの整数倍からなる複数の遅延量(0,τ,2τ,3τ,・・(N-
1)τ)を与えることにより複数の遅延クロック信号を発
生する（ステップ１０３）。
【００４２】そして、遅延発生部２１は、複数の遅延量
により発生した複数の遅延クロック信号の夫々をクロッ
ク分配部２２の対応する入力端子ＩＴ0〜ＩＴn-1に出力
する（ステップ１０４）。
により発生した複数の遅延クロック信号の夫々をクロッ
ク分配部２２の対応する入力端子ＩＴ0〜ＩＴn-1に出力
する（ステップ１０４）。
【００４３】クロック分配部２２は、分配制御部２４の
制御の下に、所望の遅延クロック信号に対応する入力端
子を選択することにより所望の遅延クロック信号を１つ
以上の出力端子に分配する（ステップ１０５）。例え
ば、図３に示すように入力端子ＩＴ1に入力した遅延幅
τの遅延クロック信号は、出力端子ＯＴ0，ＯＴ4に出力
される。入力端子ＩＴn-1に入力した遅延幅（Ｎ−１）
τの遅延クロック信号は、出力端子ＯＴm-1に出力され
る。
制御の下に、所望の遅延クロック信号に対応する入力端
子を選択することにより所望の遅延クロック信号を１つ
以上の出力端子に分配する（ステップ１０５）。例え
ば、図３に示すように入力端子ＩＴ1に入力した遅延幅
τの遅延クロック信号は、出力端子ＯＴ0，ＯＴ4に出力
される。入力端子ＩＴn-1に入力した遅延幅（Ｎ−１）
τの遅延クロック信号は、出力端子ＯＴm-1に出力され
る。
【００４４】そして、所望の遅延クロック信号は１つ以
上のパッケージ３０に分配される（ステップ１０６）。
このように１つの遅延発生部２１とクロック分配部２２
を用いるのみであるので、クロック分配装置２０の構成
を簡単化できるとともに、クロック信号の位相に関係な
く、１つ以上の装置に所望の遅延クロック信号を分配で
きる。
上のパッケージ３０に分配される（ステップ１０６）。
このように１つの遅延発生部２１とクロック分配部２２
を用いるのみであるので、クロック分配装置２０の構成
を簡単化できるとともに、クロック信号の位相に関係な
く、１つ以上の装置に所望の遅延クロック信号を分配で
きる。
【００４５】また、遅延幅設定部２３が、複数の遅延量
を遅延幅を用いて段階的に設定し、クロック分配部２２
が、複数の段階的な遅延量により発生した複数の遅延ク
ロック信号の中から所望の遅延クロック信号を適宜選択
できるので、各装置毎に遅延クロック信号の位相を調整
する工数が削減できる。
を遅延幅を用いて段階的に設定し、クロック分配部２２
が、複数の段階的な遅延量により発生した複数の遅延ク
ロック信号の中から所望の遅延クロック信号を適宜選択
できるので、各装置毎に遅延クロック信号の位相を調整
する工数が削減できる。
【００４６】なお、遅延幅の整数倍の複数の遅延量の遅
延クロック信号の中に所望の遅延クロック信号が存在し
ない場合には、遅延幅設定部２３は、所望の遅延クロッ
ク信号を得るように遅延幅を別の遅延幅に変更するよう
にしてもよい。 ＜実施例２＞次に、本発明の実施例２のクロック分配装
置を説明する。実施例２のクロック分配装置２０は、現
用系（０系）のクロック分配パッケージ２０ａ、予備系
（１系）のクロック分配パッケージ２０ｂとから構成さ
れる。
延クロック信号の中に所望の遅延クロック信号が存在し
ない場合には、遅延幅設定部２３は、所望の遅延クロッ
ク信号を得るように遅延幅を別の遅延幅に変更するよう
にしてもよい。 ＜実施例２＞次に、本発明の実施例２のクロック分配装
置を説明する。実施例２のクロック分配装置２０は、現
用系（０系）のクロック分配パッケージ２０ａ、予備系
（１系）のクロック分配パッケージ２０ｂとから構成さ
れる。
【００４７】予備系のクロック分配パッケージ２０ｂ
は、現用系のクロック分配パッケージ２０ａに異常があ
った場合に用いられる。クロック分配装置２０は、各パ
ッケージ３０に対して所望の位相でクロック信号を分配
する。
は、現用系のクロック分配パッケージ２０ａに異常があ
った場合に用いられる。クロック分配装置２０は、各パ
ッケージ３０に対して所望の位相でクロック信号を分配
する。
【００４８】各クロック分配パッケージ２０ａ、２０ｂ
に対応してクロック発生器１０ａ、１０ｂが接続され
る。各パッケージ３０内には現用系のクロック分配パッ
ケージ２０ａと予備系のクロック分配パッケージ２０ｂ
とのいずれかを選択するセレクタ３３が設けられてい
る。
に対応してクロック発生器１０ａ、１０ｂが接続され
る。各パッケージ３０内には現用系のクロック分配パッ
ケージ２０ａと予備系のクロック分配パッケージ２０ｂ
とのいずれかを選択するセレクタ３３が設けられてい
る。
【００４９】現用系のクロック分配パッケージ２０ａ
は、遅延発生部２１ａ、クロック分配部２２ａ、分配制
御部２４ａ、遅延幅設定部２３ａとを備える。遅延発生
部２１ａ、クロック分配部２２ａ、遅延幅設定部２３ａ
の構成は、実施例１のそれらに対応する各部の構成と同
一構成である。
は、遅延発生部２１ａ、クロック分配部２２ａ、分配制
御部２４ａ、遅延幅設定部２３ａとを備える。遅延発生
部２１ａ、クロック分配部２２ａ、遅延幅設定部２３ａ
の構成は、実施例１のそれらに対応する各部の構成と同
一構成である。
【００５０】予備系のクロック分配パッケージ２０ｂ
は、遅延発生部２１ｂ、クロック分配部２２ｂ、分配制
御部２４ｂ、遅延幅設定部２３ｂとを備える。遅延発生
部２１ｂ、クロック分配部２２ｂ、遅延幅設定部２３ｂ
の構成は、実施例１のそれらに対応する各部の構成と同
一構成である。
は、遅延発生部２１ｂ、クロック分配部２２ｂ、分配制
御部２４ｂ、遅延幅設定部２３ｂとを備える。遅延発生
部２１ｂ、クロック分配部２２ｂ、遅延幅設定部２３ｂ
の構成は、実施例１のそれらに対応する各部の構成と同
一構成である。
【００５１】位相測定部４０は、セレクタ３３の入力端
にクロック分配部２２ａから入力されたときの遅延クロ
ック信号の位相と入力端にクロック分配部２２ｂから入
力されたときの遅延クロック信号の位相との位相差を測
定する。
にクロック分配部２２ａから入力されたときの遅延クロ
ック信号の位相と入力端にクロック分配部２２ｂから入
力されたときの遅延クロック信号の位相との位相差を測
定する。
【００５２】分配制御手段２４ａ、２４ｂは、位相測定
部４０からの位相差に基づき、セレクタ３３の入力端に
クロック分配部２２ａから入力されたときの遅延クロッ
ク信号の位相と入力端にクロック分配部２２ｂから入力
されたときの遅延クロック信号の位相とが同位相となる
ように各クロック分配部２２ａ、２２ｂの各入力端子と
各出力端子との接続を制御する。
部４０からの位相差に基づき、セレクタ３３の入力端に
クロック分配部２２ａから入力されたときの遅延クロッ
ク信号の位相と入力端にクロック分配部２２ｂから入力
されたときの遅延クロック信号の位相とが同位相となる
ように各クロック分配部２２ａ、２２ｂの各入力端子と
各出力端子との接続を制御する。
【００５３】図７はパッケージ３０内の構成ブロック図
である。各パッケージ３０は、前記セレクタ３３、遅延
発生部３１、クロック分配部３２と、クロック分配部３
２の出力端子に接続される複数の回路３４とを備える。
遅延発生部３１、クロック分配部３２の構成は、実施例
１のそれらに対応する各部の構成と同一構成である。 ＜実施例２の動作＞次に、このように構成された実施例
２の動作を説明する。図６は実施例２の動作を示すフロ
ーチャートである。図８は０系のクロック分配パッケー
ジの動作を示すタイミングチャートである。図９は１系
のクロック分配パッケージの動作を示すタイミングチャ
ートである。
である。各パッケージ３０は、前記セレクタ３３、遅延
発生部３１、クロック分配部３２と、クロック分配部３
２の出力端子に接続される複数の回路３４とを備える。
遅延発生部３１、クロック分配部３２の構成は、実施例
１のそれらに対応する各部の構成と同一構成である。 ＜実施例２の動作＞次に、このように構成された実施例
２の動作を説明する。図６は実施例２の動作を示すフロ
ーチャートである。図８は０系のクロック分配パッケー
ジの動作を示すタイミングチャートである。図９は１系
のクロック分配パッケージの動作を示すタイミングチャ
ートである。
【００５４】まず、例えば、セレクタ３３がいずれか一
方のクロック分配パッケージを選択する（ステップ２０
１）。例えば、現用系のクロック分配パッケージ２０ａ
を選択し、クロック発生部１０ａからクロック信号s0が
遅延発生部２１ａに入力される。
方のクロック分配パッケージを選択する（ステップ２０
１）。例えば、現用系のクロック分配パッケージ２０ａ
を選択し、クロック発生部１０ａからクロック信号s0が
遅延発生部２１ａに入力される。
【００５５】次に、遅延幅設定部２３ａから遅延幅τが
遅延発生部２１ａに与えられ（ステップ２０２）、遅延
発生部２１ａは遅延幅τを基準にクロック信号s0に対し
て遅延幅τの整数倍からなる複数の遅延量(0,τ,2τ,3
τ,・・(N-1)τ)を与える。これにより、複数の遅延クロ
ック信号ｓ00,s01,・・・s0(N-2),S0(N-1)を発生する（ス
テップ２０３）。
遅延発生部２１ａに与えられ（ステップ２０２）、遅延
発生部２１ａは遅延幅τを基準にクロック信号s0に対し
て遅延幅τの整数倍からなる複数の遅延量(0,τ,2τ,3
τ,・・(N-1)τ)を与える。これにより、複数の遅延クロ
ック信号ｓ00,s01,・・・s0(N-2),S0(N-1)を発生する（ス
テップ２０３）。
【００５６】そして、遅延発生部２１ａは、複数の遅延
量により発生した複数の遅延クロック信号の夫々をクロ
ック分配部２２ａの対応する入力端子ＩＴ0〜ＩＴn-1に
出力する（ステップ２０４）。
量により発生した複数の遅延クロック信号の夫々をクロ
ック分配部２２ａの対応する入力端子ＩＴ0〜ＩＴn-1に
出力する（ステップ２０４）。
【００５７】クロック分配部２２ａは、分配制御部２４
ａの制御の下に、所望の遅延クロック信号に対応する入
力端子を選択することにより所望の遅延クロック信号を
１つ以上の出力端子に分配する（ステップ２０５）。
ａの制御の下に、所望の遅延クロック信号に対応する入
力端子を選択することにより所望の遅延クロック信号を
１つ以上の出力端子に分配する（ステップ２０５）。
【００５８】そして、所望の遅延クロック信号は１つ以
上のパッケージ３０のセレクタ３３に分配される（ステ
ップ２０６）。さらに、位相測定部４０がセレクタ３３
の入力端ａにおいてクロック分配部２２ａからの所望の
遅延クロック信号の位相を測定する（ステップ２０
７）。
上のパッケージ３０のセレクタ３３に分配される（ステ
ップ２０６）。さらに、位相測定部４０がセレクタ３３
の入力端ａにおいてクロック分配部２２ａからの所望の
遅延クロック信号の位相を測定する（ステップ２０
７）。
【００５９】次に、セレクタ３３を他方のクロック分配
パッケージ２０ｂに切り替えてる（ステップ２０８）。
そして、クロック分配パッケージ２０ｂによるステップ
２０１〜２０３の処理を行い、複数の遅延クロック信号
s10,s11,・・・s1(N-2),S1(N-1)を発生する。さらに、ステ
ップ２０４〜２０７の処理を行う。
パッケージ２０ｂに切り替えてる（ステップ２０８）。
そして、クロック分配パッケージ２０ｂによるステップ
２０１〜２０３の処理を行い、複数の遅延クロック信号
s10,s11,・・・s1(N-2),S1(N-1)を発生する。さらに、ステ
ップ２０４〜２０７の処理を行う。
【００６０】そして、位相測定部４０は、クロック分配
部２２ａから入力されたときの遅延クロック信号の位相
とクロック分配部２２ｂから入力されたときの遅延クロ
ック信号の位相との位相差を測定する（ステップ２０
９）。
部２２ａから入力されたときの遅延クロック信号の位相
とクロック分配部２２ｂから入力されたときの遅延クロ
ック信号の位相との位相差を測定する（ステップ２０
９）。
【００６１】分配制御手段２４ａ、２４ｂは、位相測定
部４０からの位相差に基づき、セレクタ３３の入力端ａ
にクロック分配部２２ａから入力されたときの遅延クロ
ック信号の位相とクロック分配部２２ｂから入力された
ときの遅延クロック信号の位相とが同位相となるように
各クロック分配部２２ａ、２２ｂの各入力端子と各出力
端子との接続を制御する（ステップ２１０）。
部４０からの位相差に基づき、セレクタ３３の入力端ａ
にクロック分配部２２ａから入力されたときの遅延クロ
ック信号の位相とクロック分配部２２ｂから入力された
ときの遅延クロック信号の位相とが同位相となるように
各クロック分配部２２ａ、２２ｂの各入力端子と各出力
端子との接続を制御する（ステップ２１０）。
【００６２】例えば図５に示す例では、クロック分配部
２２ａが遅延量τ(N-3)に対応する入力端子ＩＴ(N-3)か
ら図８に示す遅延クロック信号S0(N-3)を入力し、クロ
ック分配部２２ａとパッケージ内配線による遅延量△が
加算された遅延クロック信号ck0p となる。さらに、パ
ッケージ３３とパッケージ２２ａ間の伝送遅延量△01が
加算された遅延クロック信号ck0となって入力端子ａに
入力する。
２２ａが遅延量τ(N-3)に対応する入力端子ＩＴ(N-3)か
ら図８に示す遅延クロック信号S0(N-3)を入力し、クロ
ック分配部２２ａとパッケージ内配線による遅延量△が
加算された遅延クロック信号ck0p となる。さらに、パ
ッケージ３３とパッケージ２２ａ間の伝送遅延量△01が
加算された遅延クロック信号ck0となって入力端子ａに
入力する。
【００６３】一方、クロック分配部２２ｂが遅延量τに
対応する入力端子ＩＴ1から遅延クロック信号S11を入力
して、クロック分配部２２ｂとパッケージ内配線による
遅延量△が加算された遅延クロック信号ck1p となる。
さらに、パッケージ３３とパッケージ２２ｂ間の伝送遅
延量△11が加算された遅延クロック信号ck1となって入
力端子ａに入力する。
対応する入力端子ＩＴ1から遅延クロック信号S11を入力
して、クロック分配部２２ｂとパッケージ内配線による
遅延量△が加算された遅延クロック信号ck1p となる。
さらに、パッケージ３３とパッケージ２２ｂ間の伝送遅
延量△11が加算された遅延クロック信号ck1となって入
力端子ａに入力する。
【００６４】このような同位相の処理が終了した後に、
現用系のクロック分配パッケージ２０ａを使用して遅延
クロック信号を各パッケージ３０に分配する（ステップ
２１１）。そして、現用系のクロック分配パッケージ２
０ａに異常が発生した場合には、セレクタ３３を切り替
えることにより予備系のクロック分配パッケージ２０を
使用する（ステップ２１２）。
現用系のクロック分配パッケージ２０ａを使用して遅延
クロック信号を各パッケージ３０に分配する（ステップ
２１１）。そして、現用系のクロック分配パッケージ２
０ａに異常が発生した場合には、セレクタ３３を切り替
えることにより予備系のクロック分配パッケージ２０を
使用する（ステップ２１２）。
【００６５】この場合に、予め現用系と予備系との遅延
クロック信号が同位相に調整されているので、位相差を
生ずることはない。このように実施例２によれば、実施
例１と同様な効果が得られるとともに、さらに、現用系
がに異常が発生した場合には、セレクタ３３を切り替え
ることにより予備系に無瞬断で切り替えることができ
る。
クロック信号が同位相に調整されているので、位相差を
生ずることはない。このように実施例２によれば、実施
例１と同様な効果が得られるとともに、さらに、現用系
がに異常が発生した場合には、セレクタ３３を切り替え
ることにより予備系に無瞬断で切り替えることができ
る。
【００６６】また、パッケージ３０内に供給されたクロ
ック信号は遅延発生部３１とクロック分配部３２により
所望の遅延クロック信号が各回路３４に分配される。な
お、位相測定部４０と分配制御部２４ａ、２４ｂとを用
いて現用系のパッケージ２０ａによる遅延クロック信号
の位相と予備系のパッケージ２０ｂによる遅延クロック
信号の位相とを自動的に同位相になるように調整した
が、例えばこの位相調整を手動で行うようにしてもよ
い。 ＜実施例３＞次に、本発明の実施例３のクロック分配装
置を説明する。図１０は本発明のクロック分配装置に従
った実施例３の構成ブロック図である。クロック分配装
置２０は、クロック信号を発生するクロック発生器１０
とクロック信号を受ける複数のパッケージ３０との間に
設けられている。クロック分配装置２０は、各パッケー
ジ３０に対して所望の位相でクロック信号を分配するも
のである。
ック信号は遅延発生部３１とクロック分配部３２により
所望の遅延クロック信号が各回路３４に分配される。な
お、位相測定部４０と分配制御部２４ａ、２４ｂとを用
いて現用系のパッケージ２０ａによる遅延クロック信号
の位相と予備系のパッケージ２０ｂによる遅延クロック
信号の位相とを自動的に同位相になるように調整した
が、例えばこの位相調整を手動で行うようにしてもよ
い。 ＜実施例３＞次に、本発明の実施例３のクロック分配装
置を説明する。図１０は本発明のクロック分配装置に従
った実施例３の構成ブロック図である。クロック分配装
置２０は、クロック信号を発生するクロック発生器１０
とクロック信号を受ける複数のパッケージ３０との間に
設けられている。クロック分配装置２０は、各パッケー
ジ３０に対して所望の位相でクロック信号を分配するも
のである。
【００６７】クロック分配装置２０は、遅延発生部２
１、クロック分配部２２、遅延幅設定部２３、分配制御
部２４ｃとを備える。遅延発生部２１、クロック分配部
２２、遅延幅設定部２３の構成は、実施例１のそれらに
対応する各部の構成と同一構成である。
１、クロック分配部２２、遅延幅設定部２３、分配制御
部２４ｃとを備える。遅延発生部２１、クロック分配部
２２、遅延幅設定部２３の構成は、実施例１のそれらに
対応する各部の構成と同一構成である。
【００６８】位相測定部４０ａは、各パッケージ３０に
おいて各遅延クロック信号の位相を測定する。分配制御
部２４ｃはクロック分配部２２の各入力端子と各出力端
子とを相互に接続するよう制御を行う。分配制御部２４
ｃは位相測定部４０ａからの各位相差に基づき、遅延さ
れたクロック信号を受ける複数のパッケージ３０の内、
互いに同期をとるべきパッケージに分配されたときの全
ての遅延クロック信号の位相が同位相となるように前記
クロック分配部２２に対して各入力端子と各出力端子と
の接続を制御するようにする。
おいて各遅延クロック信号の位相を測定する。分配制御
部２４ｃはクロック分配部２２の各入力端子と各出力端
子とを相互に接続するよう制御を行う。分配制御部２４
ｃは位相測定部４０ａからの各位相差に基づき、遅延さ
れたクロック信号を受ける複数のパッケージ３０の内、
互いに同期をとるべきパッケージに分配されたときの全
ての遅延クロック信号の位相が同位相となるように前記
クロック分配部２２に対して各入力端子と各出力端子と
の接続を制御するようにする。
【００６９】なお、位相測定部４０ａと分配制御部２４
ｃとを用いて各遅延クロック信号を同位相になるように
調整したが、例えばこの位相調整を手動で行うようにし
てもよい。 ＜実施例３の動作＞次に、実施例３の動作を説明する。
図１１は実施例３の動作を示すフローチャートである。
図１２はクロック分配パッケージの動作を示すタイミン
グチャートである。
ｃとを用いて各遅延クロック信号を同位相になるように
調整したが、例えばこの位相調整を手動で行うようにし
てもよい。 ＜実施例３の動作＞次に、実施例３の動作を説明する。
図１１は実施例３の動作を示すフローチャートである。
図１２はクロック分配パッケージの動作を示すタイミン
グチャートである。
【００７０】まず、クロック発生器１０により発生した
クロック信号sは、遅延発生部２１に入力される（ステ
ップ３０１）。次に、遅延幅設定部２３から遅延幅τが
遅延発生部２１に与えられる（ステップ３０２）、遅延
発生部２１は遅延幅τを基準にクロック信号sに対して
遅延幅τの整数倍からなる複数の遅延量(0,τ,2τ,3τ,
・・(N-1)τ)を与える。これにより、s0,s1,・・・s(N-2),S
(N-1)を発生する（ステップ３０３）。
クロック信号sは、遅延発生部２１に入力される（ステ
ップ３０１）。次に、遅延幅設定部２３から遅延幅τが
遅延発生部２１に与えられる（ステップ３０２）、遅延
発生部２１は遅延幅τを基準にクロック信号sに対して
遅延幅τの整数倍からなる複数の遅延量(0,τ,2τ,3τ,
・・(N-1)τ)を与える。これにより、s0,s1,・・・s(N-2),S
(N-1)を発生する（ステップ３０３）。
【００７１】そして、遅延発生部２１は、複数の遅延量
により発生した複数の遅延クロック信号の夫々をクロッ
ク分配部２２の対応する入力端子ＩＴ0〜ＩＴn-1に出力
する（ステップ３０４）。
により発生した複数の遅延クロック信号の夫々をクロッ
ク分配部２２の対応する入力端子ＩＴ0〜ＩＴn-1に出力
する（ステップ３０４）。
【００７２】クロック分配部２２は、分配制御部２４ｃ
の制御の下に、いずれかの入力端子を選択することによ
り遅延クロック信号を１つ以上の出力端子に分配する
（ステップ３０５）。
の制御の下に、いずれかの入力端子を選択することによ
り遅延クロック信号を１つ以上の出力端子に分配する
（ステップ３０５）。
【００７３】そして、各パッケージ３０において各遅延
クロック信号の位相を位相測定部４０ａが測定する（ス
テップ３０６）。次に、分配制御部２４ｃは位相測定部
４０ａからの各位相差に基づき、遅延されたクロック信
号を受ける複数のパッケージの内、互いに同期をとるべ
きパッケージ３０に分配されたときの全ての遅延クロッ
ク信号の位相が同位相となるようにクロック分配部２２
に対して各入力端子と各出力端子との接続を制御する
（ステップ３０７）。
クロック信号の位相を位相測定部４０ａが測定する（ス
テップ３０６）。次に、分配制御部２４ｃは位相測定部
４０ａからの各位相差に基づき、遅延されたクロック信
号を受ける複数のパッケージの内、互いに同期をとるべ
きパッケージ３０に分配されたときの全ての遅延クロッ
ク信号の位相が同位相となるようにクロック分配部２２
に対して各入力端子と各出力端子との接続を制御する
（ステップ３０７）。
【００７４】例えば、図１０に示す例では、クロック分
配部２２が遅延量２τに対応する入力端子ＩＴ２から図
１２に示す遅延クロック信号Ｓ２を入力し、クロック分
配部２２とパッケージ内配線による遅延量△が加算され
た遅延クロック信号ｃｋ０ｐとなる。さらに、パッケー
ジ３０とパッケージ２２間の伝送遅延量△０が加算され
た遅延クロック信号ｃｋ０となって入力端子ａに入力す
る。
配部２２が遅延量２τに対応する入力端子ＩＴ２から図
１２に示す遅延クロック信号Ｓ２を入力し、クロック分
配部２２とパッケージ内配線による遅延量△が加算され
た遅延クロック信号ｃｋ０ｐとなる。さらに、パッケー
ジ３０とパッケージ２２間の伝送遅延量△０が加算され
た遅延クロック信号ｃｋ０となって入力端子ａに入力す
る。
【００７５】このとき、遅延クロック信号Ｓ２を入力
し、クロック分配部２２とパッケージ内配線による遅延
量△が加算された遅延クロック信号ｃｋ（Ｍ−１）ｐと
なる。さらに、パッケージ３０とパッケージ２２間の伝
送遅延量△（Ｍ−１）が加算された遅延クロック信号ｃ
ｋ（Ｍ−１）となって入力端子ａに入力する。
し、クロック分配部２２とパッケージ内配線による遅延
量△が加算された遅延クロック信号ｃｋ（Ｍ−１）ｐと
なる。さらに、パッケージ３０とパッケージ２２間の伝
送遅延量△（Ｍ−１）が加算された遅延クロック信号ｃ
ｋ（Ｍ−１）となって入力端子ａに入力する。
【００７６】また、クロック分配部２２が遅延量τ（Ｎ
−３）に対応する入力端子ＩＴ（Ｎ−３）から図１２に
示す遅延クロック信号Ｓ（Ｎ−３）を入力し、クロック
分配部２２とパッケージ内配線による遅延量△が加算さ
れた遅延クロック信号ｃｋ１ｐとなる。さらに、パッケ
ージ３０とパッケージ２２間の伝送遅延量△１が加算さ
れた遅延クロック信号ｃｋ１となって入力端子ａに入力
する。
−３）に対応する入力端子ＩＴ（Ｎ−３）から図１２に
示す遅延クロック信号Ｓ（Ｎ−３）を入力し、クロック
分配部２２とパッケージ内配線による遅延量△が加算さ
れた遅延クロック信号ｃｋ１ｐとなる。さらに、パッケ
ージ３０とパッケージ２２間の伝送遅延量△１が加算さ
れた遅延クロック信号ｃｋ１となって入力端子ａに入力
する。
【００７７】このようにすることにより同期をとるべき
各パッケージ３０には同位相の遅延クロック信号が分配
されることになる。このように１つの遅延発生部２１と
クロック分配部２２を用いるのみであるので、クロック
分配装置２０の構成を簡単化できるとともに、１つ以上
のパツケージ３０に同位相の遅延クロック信号を分配で
きる。
各パッケージ３０には同位相の遅延クロック信号が分配
されることになる。このように１つの遅延発生部２１と
クロック分配部２２を用いるのみであるので、クロック
分配装置２０の構成を簡単化できるとともに、１つ以上
のパツケージ３０に同位相の遅延クロック信号を分配で
きる。
【００７８】また、遅延幅設定部２３が、複数の遅延量
を遅延幅を用いて段階的に設定し、クロック分配部２２
が、複数の段階的な遅延量により発生した複数の遅延ク
ロック信号の中から所望の遅延クロック信号を適宜選択
できるので、各パッケージ３０毎に遅延クロック信号の
位相を調整する工数が削減できる。
を遅延幅を用いて段階的に設定し、クロック分配部２２
が、複数の段階的な遅延量により発生した複数の遅延ク
ロック信号の中から所望の遅延クロック信号を適宜選択
できるので、各パッケージ３０毎に遅延クロック信号の
位相を調整する工数が削減できる。
【００７９】なお、位相測定部４０と分配制御部２４ｃ
とを用いて同期をとるべき各パッケージ３０に対する遅
延クロック信号の位相を自動的に同位相になるように調
整したが、例えばこの位相調整を手動で行うようにして
もよい。
とを用いて同期をとるべき各パッケージ３０に対する遅
延クロック信号の位相を自動的に同位相になるように調
整したが、例えばこの位相調整を手動で行うようにして
もよい。
【００８０】
【発明の効果】本発明によれば、複数の遅延クロック信
号を簡単な回路構成により複数の装置に分配して供給で
きる。クロック分配数や遅延量の種類が増加しても回路
規模はそれほどかわらない。
号を簡単な回路構成により複数の装置に分配して供給で
きる。クロック分配数や遅延量の種類が増加しても回路
規模はそれほどかわらない。
【００８１】また、外部から複数の遅延量の設定により
クロック信号の位相を調整するため、調整工数を大幅に
削減することができる。さらに、第１及び第２のクロッ
ク分配装置本体のクロック位相を同位相に合わせるの
で、第１のクロック分配装置本体に異常が発生した場合
には、第１のクロック分配装置本体から第２のクロック
分配装置本体にクロック信号の切替を無瞬断で行うこと
ができる。
クロック信号の位相を調整するため、調整工数を大幅に
削減することができる。さらに、第１及び第２のクロッ
ク分配装置本体のクロック位相を同位相に合わせるの
で、第１のクロック分配装置本体に異常が発生した場合
には、第１のクロック分配装置本体から第２のクロック
分配装置本体にクロック信号の切替を無瞬断で行うこと
ができる。
【図１】第１の発明のクロック分配装置を示す原理図で
ある。
ある。
【図２】第２の発明のクロック分配装置を示す原理図で
ある。
ある。
【図３】本発明のクロック分配装置に従った実施例１の
構成ブロック図である。
構成ブロック図である。
【図４】実施例１の動作を示すフローチャートである。
【図５】本発明のクロック分配装置に従った実施例２の
構成ブロック図である。
構成ブロック図である。
【図６】実施例２の動作を示すフローチャートである。
【図７】実施例２の装置内のクロック分配を示す構成図
である。
である。
【図８】０系のクロック分配パッケージの動作を示すタ
イミングチャートである。
イミングチャートである。
【図９】１系のクロック分配パッケージの動作を示すタ
イミングチャートである。
イミングチャートである。
【図１０】本発明のクロック分配装置に従った実施例３
の構成ブロック図である。
の構成ブロック図である。
【図１１】実施例３の動作を示すフローチャートであ
る。
る。
【図１２】クロック分配パッケージの動作を示すタイミ
ングチャートである。
ングチャートである。
【図１３】従来のクロック分配装置の一例を示す図であ
る。
る。
【図１４】従来のクロック分配装置の他の一例を示す図
である。
である。
１０・・クロック発生部
２０・・クロック分配装置
２０ａ・・クロック分配パッケージ（０系）
２０ｂ・・クロック分配パッケージ（１系）
２１，３１・・遅延発生部
２２，３２・・クロック分配部
２３・・遅延幅設定部
２４・・分配制御部
３０・・各パッケージ
３３・・セレクタ
３４・・各回路
４０・・位相測定部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山下 治雄
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(72)発明者 田村 純一
神奈川県川崎市中原区上小田中1015番地
富士通株式会社内
(56)参考文献 特開 平２−123412（ＪＰ，Ａ)
特開 昭64−3720（ＪＰ，Ａ)
特開 平４−207520（ＪＰ，Ａ)
特開 平５−22548（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
Claims (7)
- 【請求項１】 クロック信号を発生するクロック発生手
段とクロック信号を受ける複数の装置との間に設けら
れ、各装置に対して所望の位相でクロック信号を分配す
るクロック分配装置であって、 前記クロック発生手段からのクロック信号に対して、基
準となる遅延幅の整数倍である複数の遅延量を与えるこ
とにより複数の遅延クロック信号を発生する遅延発生手
段と、 前記複数の遅延クロック信号に対応した複数の入力端子
と前記各装置に対応した複数の出力端子とを有するとと
もに所望の遅延クロック信号に対応する入力端子を選択
することにより所望の遅延クロック信号を１つ以上の出
力端子に分配するクロック分配手段と、 前記基準となる遅延幅を設定する遅延幅設定手段とを備
え、 前記遅延幅設定手段は、前記基準となる遅延幅の整数倍
である複数の遅延量により発生した各遅延クロック信号
の中に所望の遅延クロック信号が存在しない場合には、
所望の遅延クロック信号を得るように前記基準となる遅
延幅を別の遅延幅に変更すること を特徴とするクロック
分配装置。 - 【請求項２】 クロック信号を発生するクロック発生手
段とクロック信号を受ける複数の装置との間に設けら
れ、各装置に対して所望の位相でクロック信号を分配す
るクロック分配装置であって、 前記クロック分配装置は同一構成からなる第１及び第２
のクロック分配装置本体から構成され、 前記各装置に前記第１及び第２のクロック分配装置本体
のいずれか１つを選択する選択手段を備え、 前記第１及び第２のクロック分配装置本体は、前記クロ
ック発生手段からのクロック信号に対して、基準となる
遅延幅の整数倍である複数の遅延量を与えることにより
複数の遅延クロック信号を発生する遅延発生手段と、 前記複数の遅延クロック信号に対応した入力端子と前記
各装置に対応した出力端子とを有するとともに所望の遅
延クロック信号に対応する入力端子を選択することによ
り所望の遅延クロック信号を１つ以上の出力端子に分配
するクロック分配手段と、前記基準となる遅延幅を設定する遅延幅設定手段とを備
え、 前記遅延幅設定手段は、前記基準となる遅延幅の整数倍
である複数の遅延量により発生した各遅延クロック信号
の中に所望の遅延クロック信号が存在しない場合には、
所望の遅延クロック信号を得るように前記基準となる遅
延幅を別の遅延幅に変更し、 前記各選択手段の入力端に第１のクロック分配装置本体
から入力されたときの遅延クロック信号の位相と前記入
力端に第２のクロック分配装置本体から入力されたとき
の遅延クロック信号の位相とが同位相となるように各ク
ロック分配手段を制御する分配制御手段とを備えること
を特徴とするクロック分配装置。 - 【請求項３】 請求項１または請求項２において、前記
クロック分配手段は、前記各入力端子と各出力端子とを
相互に接続する空間スイッチからなることを特徴とする
クロック分配装置。 - 【請求項４】 請求項１または請求項３において、さら
に、前記クロック分配手段の各入力端子と各出力端子と
を相互に接続するよう制御を行う分配制御手段を備える
ことを特徴とするクロック分配装置。 - 【請求項５】 請求項４において、前記分配制御手段
は、遅延されたクロック信号を受ける複数の装置の内、
互いに同期をとるべき装置に分配されたときの全ての遅
延クロック信号の位相が同位相となるように前記クロッ
ク分配手段に対して各入力端子と各出力端子との接続を
制御することを特徴とするクロック分配装置。 - 【請求項６】 請求項２において、前記選択手段は、第
１及び第２のクロック分配装置本体の内の一方のクロッ
ク分配装置本体に障害が発生した場合には他方のクロッ
ク分配装置本体に切り換えることを特徴とするクロック
分配装置。 - 【請求項７】 請求項２において、前記各装置は、複数
の回路と、 前記選択手段からのクロック信号に対して複数の遅延量
を与えることにより複数の遅延クロック信号を発生する
遅延発生手段と、 前記複数の遅延クロック信号に対応した入力端子と前記
各回路に対応した出力端子とを有するとともに所望の遅
延クロック信号に対応する入力端子を選択する ことによ
り所望の遅延クロック信号を１つ以上の出力端子に分配
するクロック分配手段とを備えることを特徴とするクロ
ック分配装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25758893A JP3461542B2 (ja) | 1993-09-20 | 1993-09-20 | クロック分配装置 |
| GB9401574A GB2281987B (en) | 1993-09-20 | 1994-01-27 | Clock distributing methods and apparatus |
| US08/189,164 US5523984A (en) | 1993-09-20 | 1994-01-28 | Clock distributing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25758893A JP3461542B2 (ja) | 1993-09-20 | 1993-09-20 | クロック分配装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793048A JPH0793048A (ja) | 1995-04-07 |
| JP3461542B2 true JP3461542B2 (ja) | 2003-10-27 |
Family
ID=17308360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25758893A Expired - Fee Related JP3461542B2 (ja) | 1993-09-20 | 1993-09-20 | クロック分配装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5523984A (ja) |
| JP (1) | JP3461542B2 (ja) |
| GB (1) | GB2281987B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777500A (en) * | 1996-01-16 | 1998-07-07 | Cyrix Corporation | Multiple clock source generation with independently adjustable duty cycles |
| JP2000099191A (ja) | 1998-09-10 | 2000-04-07 | Internatl Business Mach Corp <Ibm> | クロック回路、クロック供給方法およびクロック回路を含むコンピュータ・システム |
| US6625787B1 (en) | 1999-08-13 | 2003-09-23 | Xilinx, Inc. | Method and apparatus for timing management in a converted design |
| US6380783B1 (en) * | 2000-10-13 | 2002-04-30 | Silicon Communications Lab, Inc. | Cyclic phase signal generation from a single clock source using current phase interpolation |
| KR100710942B1 (ko) * | 2001-04-25 | 2007-04-24 | 엘지전자 주식회사 | 피씨아이 버스에 연결 접속된 디바이스 클럭 제어장치 |
| CN1833212B (zh) * | 2003-07-31 | 2011-06-08 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的驱动方法 |
| US7098696B2 (en) * | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111904B1 (ja) * | 1970-05-04 | 1976-04-14 | ||
| US3921079A (en) * | 1974-05-13 | 1975-11-18 | Gte Automatic Electric Lab Inc | Multi-phase clock distribution system |
| US4063308A (en) * | 1975-06-27 | 1977-12-13 | International Business Machines Corporation | Automatic clock tuning and measuring system for LSI computers |
| US4302735A (en) * | 1979-05-07 | 1981-11-24 | Honeywell Information Systems Inc. | Delay line compensation network |
| GB2127594B (en) * | 1982-09-18 | 1985-11-13 | Int Computers Ltd | Distribution of clock pulses |
| US5007829A (en) * | 1988-08-22 | 1991-04-16 | Farrell Frank C | Dental articulator apparatus |
| JPH04373009A (ja) * | 1991-06-21 | 1992-12-25 | Hitachi Ltd | クロック信号の位相調整方法及び電子装置 |
| US5586307A (en) * | 1993-06-30 | 1996-12-17 | Intel Corporation | Method and apparatus supplying synchronous clock signals to circuit components |
-
1993
- 1993-09-20 JP JP25758893A patent/JP3461542B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-27 GB GB9401574A patent/GB2281987B/en not_active Expired - Fee Related
- 1994-01-28 US US08/189,164 patent/US5523984A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2281987B (en) | 1998-01-14 |
| US5523984A (en) | 1996-06-04 |
| JPH0793048A (ja) | 1995-04-07 |
| GB9401574D0 (en) | 1994-03-23 |
| GB2281987A (en) | 1995-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4805195A (en) | Selectable timing delay circuit | |
| KR100218125B1 (ko) | 타이밍 신호 발생 회로 | |
| US5274796A (en) | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal | |
| JPH0460742A (ja) | 分散型データ処理装置 | |
| JP3461542B2 (ja) | クロック分配装置 | |
| US5801562A (en) | Variable delay circuit | |
| US6223428B1 (en) | Parts distributing method | |
| EP1350323B1 (en) | Device and method in a semiconductor circuit | |
| JP3039316B2 (ja) | 信号発生装置 | |
| JP2001339282A (ja) | 可変遅延回路及び半導体回路試験装置 | |
| USRE36063E (en) | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal | |
| JPH09331242A (ja) | 異相信号間の相対スキュー制御方法 | |
| JPH0335613A (ja) | 遅延調整回路およびこれを用いたデータ処理装置 | |
| JPH1131747A (ja) | 半導体集積回路のクロック設計装置及び半導体集積回路の設計方法ならびに半導体集積回路のクロック供給回路網 | |
| JP2699831B2 (ja) | クロック分配回路 | |
| JPS63203005A (ja) | タイミング信号発生装置 | |
| JP2704203B2 (ja) | タイミング発生装置 | |
| JPH01175408A (ja) | 信号遅延装置 | |
| JPS635615A (ja) | 信号遅延装置 | |
| JPH07249969A (ja) | マクロブロック素子 | |
| JPS62112434A (ja) | クロツク分配装置 | |
| JP3126436B2 (ja) | タイミング校正方式 | |
| JPH0645889A (ja) | 可変遅延回路 | |
| JP4553428B2 (ja) | プログラム可能なずれ及び周波数を有するフェーズロックループ（ｐｌｌ）・クロック発生器 | |
| JPH1145127A (ja) | 遅延時間調整回路および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030729 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |