JPH1131747A - 半導体集積回路のクロック設計装置及び半導体集積回路の設計方法ならびに半導体集積回路のクロック供給回路網 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、製造工程、温度及び電源電圧な
どの変動によりクロック遅延を一様にし、クロック遅延
差（スキュー）を低減した半導体集積回路のクロック設
計装置及び設計方法ならびにクロック供給回路網を提供
することを課題とする。 【解決手段】 この発明は、バッファ回路の段数、駆動
力を同一とし、かつダミーのバッファ回路、ダミーのク
ロック入力回路、ダミーの配線を付加して各回路の負荷
容量が略同一となるように調整して構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
クロック設計におけるクロック内及び複数のクロック同
士のクロック遅延差が、製造工程、温度及び電源電圧な
どの変動の影響を受けない半導体集積回路のクロック設
計装置及び半導体集積回路のクロック設計方法ならびに
半導体集積回路のクロック供給回路網に関する。

【０００２】

【従来の技術】半導体集積回路のクロック設計におい
て、クロック内のクロック供給素子から各クロック入力
素子間のクロック遅延差を許容範囲内にするために、以
下に示す手段（ａ）、（ｂ）及び（ｃ）によりクロック
供給素子から各クロック入力素子間にクロックツリーの
生成を行っている。

【０００３】（ａ）クロック供給素子及びクロック入力
素子の位置を考慮し、クロック供給素子からクロック入
力素子間にクロックツリーのバッファ素子を生成する手
段、このバッファ素子を配置する手段、かつクロック供
給素子とバッファ素子間、バッファ素子同士、及びバッ
ファ素子とクロック入力素子間を配線する手段によりク
ロック遅延を調整しクロック遅延差を許容範囲内にして
いる。

【０００４】（ｂ）各バッファ素子に接続するクロック
入力素子の端子容量及び配線容量に差異がある場合は、
バッファ素子の駆動力を変える手段によりクロック遅延
を調整してクロック遅延差を許容範囲内にしている。

【０００５】（ｃ）各クロックは手段（ａ）及び（ｂ）
でクロックツリーの生成を行い、クロック同士のクロッ
ク遅延差が許容範囲内に納まっていない場合には、各ク
ロックのクロック遅延を合わせて、クロック遅延差を許
容範囲内にするために、各クロックのバッファ素子の駆
動力を変える手段、かつ各クロックにクロック遅延調整
用のバッファ素子を挿入する、すなわちクロックツリー
のバッファ素子段数を変える手段によりクロック同士の
クロック遅延差を許容範囲内にしている。

【０００６】一般に、クロック供給素子及びバッファ素
子からこの素子に接続するバッファ素子及びクロック入
力素子間のクロック遅延は、クロック供給素子及びバッ
ファ素子に接続する素子の端子容量及び配線の長さに比
例する配線容量の負荷容量が大きくなるとクロック遅延
は大きくなり、クロック供給素子及びバッファ素子の駆
動力が大きくなるとクロック遅延は小さくなる。また、
クロック供給素子及びバッファ素子からバッファ素子及
びクロック入力素子間の配線距離が長くなると、すなわ
ち配線抵抗が大きくなるとクロック遅延は大きくなる。

【０００７】次に、図１０に示す従来の半導体集積回路
のクロック設計装置及び図１１に示す設計方法のフロー
チャートを参照して上記従来技術を説明する。

【０００８】図１０及び図１１において、Ａ１０１，Ｂ
１０１では、各素子の情報、クロック供給素子及びクロ
ック入力素子間の接続情報、及び半導体集積回路の平面
の素子配置情報を入力する。次にＡ１０２，Ｂ１０２で
は、クロック毎にクロックツリーの生成及びバッファ素
子を配置する。詳細はＡ１０２−１，Ｂ１０２−１で上
記（ａ）手段のクロック供給素子からクロック入力素子
間にクロックツリーを生成し、Ａ１０２−２，Ｂ１０２
−２で上記（ａ）手段のバッファ素子を配置し、Ａ１０
２−３、Ｂ１０２−３で上記（ｂ）手段の各バッファ素
子に接続するクロック入力素子の端子容量及び配線容量
の差異を計算し、差異がある場合にはバッファ素子の駆
動力を変更する。Ａ１０３，Ｂ１０３では、複数クロッ
クの場合はクロック同士のクロック遅延を調整する。詳
細はＡ１０３−１，Ｂ１０３−１で上記（ｃ）手段のク
ロック同士のクロック遅延差が許容範囲内に納まってい
ない場合は、Ａ１０３−１，Ｂ１０３−２で各クロック
のバッファ素子の駆動力を変え、さらに各クロックにバ
ッファ素子を挿入する。Ａ１０４，Ｂ１０４では、クロ
ック毎に素子間を配線する。最後にＡ１０５，Ｂ１０５
では、各クロックのクロック設計結果を出力する。

【０００９】次に、上記設計装置ならびに設計方法を用
いたクロック設計例を図１２〜図１９を参照して説明す
る。

【００１０】まず、図１２に示すように、クロック供給
素子１にクロック入力素子１０１〜１１３が接続されて
いる場合に、図１３に示す各素子１０１〜１１３の配置
位置、クロック入力素子１０１〜１１３の端子容量２０
１〜２１３、各素子間の配線容量、かつ各素子間の配線
距離を考慮し、上記（ａ）手段によりクロック供給素子
１から各クロック入力素子１０１〜１１３間のクロック
遅延差が許容範囲内になるように、図１４に示すように
バッファ素子３０１〜３０５をツリー状に生成し、図１
５に示すようにバッファ素子３０１〜３０５を配置し、
各素子間を配線３１０〜３１５により配線している。こ
の時、バッファ素子３０１〜３０５間で接続されるクロ
ック入力素子１０１〜１１３の端子容量及び配線容量に
差異があるため、クロック遅延差が許容範囲内に納まら
ない。そこで、上記（ｂ）手段によりバッファ素子３０
１〜３０５の駆動力を変えることで、クロック遅延差を
許容範囲内にしている。

【００１１】また、複数のクロック同士のクロック遅延
差を許容範囲内にするために、上記（ｃ）手段により各
クロックのクロック供給素子１、２からクロック入力素
子１０１〜１１３、５０１〜５０３間にクロックツリー
の生成を行っている。これを図１４〜図１９を参照して
説明する。

【００１２】クロックＣＬＫ１は図１４及び図１５に示
すように、クロックＣＬＫ２は図１６及び図１７に示す
ように、上記（ａ）及び（ｂ）手段によりクロックツリ
ーの生成を行い、各クロック内のクロック遅延差を許容
範囲内にしている。しかし、クロックＣＬＫ２のクロッ
ク供給素子２及びバッファ素子７０１，７０２の負荷容
量がクロックＣＬＫ１より小さいため、クロックＣＬＫ
２はクロックＣＬＫ１よりクロック遅延が小さくなり、
クロックＣＬＫ１とクロックＣＬＫ２同士のクロック遅
延差が許容範囲内に納まらない。このため、上記（ｃ）
手段により図１８及び図１９に示すようにクロックＣＬ
Ｋ２にバッファ素子７０３を挿入し、クロックＣＬＫ２
のクロック遅延を大きくし、クロックＣＬＫ１とクロッ
クＣＬＫ２同士のクロック遅延差を許容範囲内にしてい
る。

【００１３】

【発明が解決しようとする課題】以上説明したように、
従来のクロック設計装置及び設計方法にあっては、クロ
ック内及びクロック同士のクロック遅延差を許容範囲内
する手段（ａ）、（ｂ）及び（ｃ）において、以下の示
す課題が生じていた。

【００１４】各バッファ素子段に接続する素子の端子容
量及び配線容量に差異があり、各バッファ素子段の駆動
力、すなわちバッファ素子の種類が異なり、及び各クロ
ックのクロックツリーのバッファ素子段数が異なる状態
で、かつ製造工程、動作温度及び電源電圧などの特定条
件でクロック遅延を調整し、クロック遅延差を許容範囲
内にしているため、製造工程、温度及び電源電圧などが
変動した時に、各バッファ素子のクロック遅延及び各配
線の配線抵抗によるクロック遅延が変動し、すなわち各
クロック供給素子からクロック入力素子間のクロック遅
延が変動し、クロック遅延差が許容範囲内に納まらなか
った。

【００１５】一般に、製造工程、温度及び電源電圧など
が変動すると、素子の端子容量、配線容量、バッファ素
子の駆動力及び配線抵抗などが変動する。また、製造工
程、温度及び電源電圧などの変動に対する素子の端子容
量、配線容量、バッファ素子の駆動力及び配線抵抗など
の変動はそれぞれで異なる。

【００１６】このように、従来では製造工程、温度及び
電源電圧などを特定条件でクロック遅延を調整してクロ
ック遅延差を許容範囲内にしているが、一般に製造工
程、温度及び電源電圧などは変動するため、クロック遅
延差が変動し、クロック遅延差が許容範囲内に納まらな
くなり、回路に誤動作が生ずるといった不具合を招いて
いた。

【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、製造工程、動
作温度及び電源電圧などの変動によりクロック遅延を一
様にし、クロック遅延差（スキュー）を低減した半導体
集積回路のクロック設計装置及び設計方法ならびにクロ
ック供給回路網を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、バッファ回路を介してクロ
ック供給回路と複数のクロック入力回路がツリー状に接
続され、前記クロック供給回路と前記それぞれのクロッ
ク入力回路間に挿入される前記バッファ回路の段数を同
一に設定する手段と、前記クロック供給回路と前記それ
ぞれのクロック入力回路間に挿入される前記バッファ回
路の駆動力を同一に設定する手段と、前記バッファ回路
に接続される負荷容量を略同一に調整する負荷容量調整
手段を有し、前記負荷容量調整手段は、前記ツリー状に
接続された回路の各段で回路間を接続する配線の長さな
らびに幅を可能な限り同一とし、前記各回路に接続され
る負荷容量を算出し、算出した負荷容量の差異に基づい
て前記各回路にダミーのバッファ回路、ダミーのクロッ
ク入力回路、ダミーの配線を接続して負荷容量を略同一
に調整する手段を含むことを特徴とする。

【００１９】請求項２記載の発明は、請求項１記載の半
導体集積回路のクロック設計装置において、前記負荷容
量調整手段は、前記クロック入力回路の配置を移動して
前記バッファ回路と前記クロック入力回路の配線長を調
整する手段を有することを特徴とする。

【００２０】請求項３記載の発明は、請求項１又は２記
載の半導体集積回路のクロック設計装置において、それ
ぞれ独立してクロックを出力する複数の前記クロック供
給回路を有し、前記それぞれのクロック供給回路に対応
したツリー状のそれぞれのクロック供給網間を設計対象
とすることを特徴とする。

【００２１】請求項４記載の発明は、半導体集積回路の
クロック設計方法において、バッファ回路を介してクロ
ック供給回路と複数のクロック入力回路がツリー状に接
続され、前記クロック供給回路と前記それぞれのクロッ
ク入力回路間に挿入される前記バッファ回路の段数を同
一に設定するステップと、前記クロック供給回路と前記
それぞれのクロック入力回路間に挿入される前記バッフ
ァ回路の駆動力を同一に設定するステップと、前記バッ
ファ回路に接続される負荷容量を略同一に調整する調整
ステップを有し、前記調整ステップは、前記ツリー状に
接続された回路の各段で回路間を接続する配線の長さな
らびに幅を可能な限り同一とし、前記各回路に接続され
る負荷容量を算出し、算出した負荷容量の差異に基づい
て前記各回路にダミーのバッファ回路、ダミーのクロッ
ク入力回路、ダミーの配線を接続して負荷容量を略同一
に調整するステップを含むことを特徴とする。

【００２２】請求項５記載の発明は、請求項４記載の半
導体集積回路のクロック設計方法において、前記調整ス
テップは、前記クロック入力回路の配置を移動して前記
バッファ回路と前記クロック入力回路の配線長を調整す
るステップを有することを特徴とする。

【００２３】請求項６記載の発明は、請求項４又は５記
載の半導体集積回路のクロック設計方法において、それ
ぞれ独立してクロックを出力する複数の前記クロック供
給回路を有し、前記それぞれのクロック供給回路に対応
したツリー状のそれぞれのクロック供給網間を設計対象
とすることを特徴とする。

【００２４】請求項７記載の発明は、バッファ回路を介
してクロック供給回路と複数のクロック入力回路がツリ
ー状に接続され、前記クロック供給回路と前記それぞれ
のクロック入力回路間に挿入される前記バッファ回路の
段数が同一に設定された回路網と、前記クロック供給回
路と前記それぞれのクロック入力回路間に挿入される前
記バッファ回路の駆動力が同一に設定された回路網と、
前記バッファ回路に接続される負荷容量を略同一に調整
する負荷容量調整回路網を有し、前記負荷容量調整回路
網は、前記ツリー状に接続された回路の各段で回路間を
接続する配線の長さならびに幅を可能な限り同一とし、
前記各回路に接続される負荷容量を算出し、算出した負
荷容量の差異に基づいて前記各回路にダミーのバッファ
回路、ダミーのクロック入力回路、ダミーの配線を接続
して負荷容量を略同一に調整する回路網を含むことを特
徴とする。

【００２５】請求項８記載の発明は、請求項７記載の半
導体集積回路のクロック供給回路網において、前記負荷
容量調整回路網は、前記クロック入力回路の配置を移動
して前記バッファ回路と前記クロック入力回路の配線長
を調整する回路網を有することを特徴とする。

【００２６】

【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。

【００２７】図１は請求項１，２又は３記載の一実施形
態に係る半導体集積回路のクロック設計装置の構成を示
す図であり、図２は請求項４，５又は６記載の一実施形
態に係る半導体集積回路のクロック設計方法のフローチ
ャートを示す図であり、図４、図５、図７又は図９は請
求項７又は８記載の一実施形態に係る半導体集積回路の
クロック供給回路網の一構成を示す図である。

【００２８】図１及び図２において、Ａ２０１，Ｂ２０
１は、各素子の情報、クロック供給素子及びクロック入
力素子間の接続情報、及び半導体集積回路の平面の素子
配置情報を入力する。次にＡ２０２，Ｂ２０２は、クロ
ック同士のクロック遅延差を考慮したダミーのバッファ
素子及びクロック入力素子の挿入の検討及び実施をす
る。次にＡ２０３，Ｂ２０３は、クロック同士のクロッ
ク遅延差を考慮したクロックツリーの生成及びバッファ
素子の配置をする。詳細は、Ａ２０３−１，Ｂ２０３−
１で各クロックで同等なクロックツリーを生成し、Ａ２
０３−２、Ｂ２０３−２で各クロックについてクロック
入力素子の移動の検討及び実施をし、Ａ２０３−３，Ｂ
２０３−３で各クロックについてバッファ素子を配置す
る。次にＡ２０４，Ｂ２０４は、クロック同士のクロッ
ク遅延差を考慮した素子間の配線をする。詳細は、Ａ２
０４−１，Ｂ２０４−１でクロック同士で負荷容量を同
等にするためるにクロック供給素子及び各バッファ素子
段の端子容量の差異を計算し、Ａ２０４−２ａ、Ｂ２０
４−２ａでクロック同士で負荷容量が同等になる配線を
し、Ａ２０４−２ｂ、Ｂ２０４−２ｂでクロック同士で
負荷容量及び配線抵抗が同等になる配線をする。最後に
Ａ２０５，Ｂ２０５は、各クロックのクロック設計結果
を出力する。

【００２９】次に、クロックツリーのバッファ素子段
数、各段のバッファ素子種類、かつ各段のバッファ素子
に接続する負荷容量を同一にし、各バッファ素子に接続
する素子の端子容量の差異を計算し、各バッファ素子に
接続する配線容量を調整することにより負荷容量を同一
にする実施形態について、クロックＣＬＫ１のクロック
設計結果である図３及び図４を用いて説明する。

【００３０】図３及び図４において、クロックＣＬＫ１
のクロックツリーの生成において、クロック供給素子１
から各クロック入力素子１０１〜１１３までのバッファ
素子段数を同一にし、クロック供給素子１から２段目の
バッファ素子３０２，３０３，３０６，３０７のバッフ
ァ素子の種類（駆動力）を同一にし、２段目のバッファ
素子３０２，３０３，３０６，３０７に接続する負荷容
量を同一にするために、各バッファ素子に接続するクロ
ック入力素子の端子容量２０１〜２１３の差異を計算
し、バッファ素子３０２の総端子容量は４、バッファ素
子３０３の総端子容量は５、バッファ素子３０６の総端
子容量は２、バッファ素子３０７の総端子容量は３であ
り、一番大きい総端子容量はバッファ素子３０３の５で
あるため、他のバッファ素子３０２，３０６，３０７に
バッファ素子３０３との端子容量の差異分１、３、２の
配線の配線容量を付加する。すなわち、バッファ素子３
０６に接続する配線３１６は配線３１６の部分配線３１
６−Ａの配線容量を付加し、バッファ３０７に接続する
配線３１７は配線３１７の部分配線３１７−Ａの配線容
量を付加する。また、バッファ素子３０２に接続する配
線３１２はバッファ素子３０３に接続する配線３１３よ
り配線容量が前記差異分大きいため配線容量を付加しな
い。これにより、各バッファ素子３０２，３０３，３０
６，３０７の負荷容量を同一にする。

【００３１】次に、各バッファ素子段の各素子間の配線
層毎の長さ及び幅を可能な限り同一にし、クロック入力
素子を移動する実施形態について、クロックＣＬＫ１の
クロック設計結果である図５を用いて説明する。

【００３２】図５において、クロック供給素子１から２
段目のバッファ素子３０２に接続する配線層毎の長さを
バッファ素子３０３，３０６，３０７と同一にするため
に、バッファ素子３０２に接続しているクロック入力素
子１０４の配置位置を図４に示す位置から図５に示す位
置に移動し、２段目のバッファ素子３０２，３０３，３
０６，３０７に接続する配線の配線層毎の長さ及び幅を
配線３１３，３１８，３１９，３２０のように可能な限
り同一にする。ここで、配線３１８の部分配線３１８−
Ａ、配線３１９の部分配線３１９−Ａ，Ｂ及び配線３２
０の部分配線３２０−Ａは、バッファ素子３０２，３０
３，３１９，３２０に接続するクロック入力素子の総端
子容量が異なるため、この差異分として配線容量を付加
する。

【００３３】次に、ダミーのバッファ素子及びクロック
入力素子を付加することにより、各バッファ素子段のバ
ッファ素子に接続する素子数及び素子種類を可能な限り
同一にし、各バッファ素子に接続する素子の端子容量及
び配線容量を同一にする実施形態について、クロックＣ
ＬＫ１のクロック設計結果である図６及び図７を用いて
説明する。

【００３４】図６及び図７において、クロック供給素子
１から２段目のバッファ素子３０２，３０３，３０６，
３０７に接続するクロック入力素子に差異があるため、
バッファ素子３０６は２個、バッファ素子３０７は１個
のダミーのクロック入力素子１１４，１１５，１１６を
付加し、バッファ素子３０２，３０３，３０５，３０７
に接続するクロック入力素子数及び端子容量を可能な限
り同一にし、バッファ素子３０２，３０３，３０６，３
０７に接続する配線の配線層毎の長さ及び幅を配線３１
８，３１３，３２１，３２２のように可能な限り同一に
する。ここで、配線３１８の部分配線３１８−Ａは、バ
ッファ素子３０２とバッファ素子３０３，３１９，３２
０に接続するクロック入力素子の総端子容量が異なるた
め、この差異分として配線の配線容量を付加する。

【００３５】次に、複数クロックのクロック同士のクロ
ック遅延差を許容範囲内にするためのクロックツリーを
生成する実施形態について、クロックＣＬＫ１のクロッ
ク設計結果である図６及び図７と、クロックＣＬＫ２の
クロック設計結果である図８及び図９を用いて説明す
る。

【００３６】図６〜図９において、クロックＣＬＫ１と
クロックＣＬＫ２同士のクロック遅延差を許容範囲内に
するために、クロックＣＬＫ２のバッファ素子段数及び
各段のバッファ素子種類をクロックＣＬＫ１と同一に
し、クロックＣＬＫ２のクロック供給素子２から１段目
のバッファ素子７０４に接続するバッファ素子数をバッ
ファ素子７０４と同一段のクロックＣＬＫ１のバッファ
素子３０１と同一にするため、バッファ素子７０４にダ
ミーのバッファ素子７０６を付加し、クロックＣＬＫ２
のクロック供給素子２から２段目のバッファ素子７０
５，７０７，７０８に接続するクロック入力素子数及び
端子容量をバッファ素子７０５，７０７，７０８と同一
段のクロックＣＬＫ１のバッファ素子３０２，３０３，
３０６、３０７と可能な限り同一にするため、バッファ
素子７０５，７０７，７０８にれぞれ３個のダミーのク
ロック入力素子５０４〜５１２を付加し、クロックＣＬ
Ｋ２の各素子間の配線の配線層毎の長さ及び幅をクロッ
クＣＬＫ１と可能な限り同一にする。このとき、クロッ
クＣＬＫ２のバッファ素子７０６は、ダミーのバッファ
素子であるため、クロックＣＬＫ１と同一にするダミー
のクロック入力素子は付加しない。

【００３７】このように、上記実施形態にあっては、各
クロックにおいても各バッファ素子段に接続する素子の
端子容量及び配線容量が同等であり、各バッファ素子段
の種類が同等であり、かつ各クロックのクロックツリー
のバッファ素子段数が同一のため、クロック遅延差を特
定条件の製造工程、温度及び電源電圧などで許容範囲内
に設定していれば、製造工程、動作温度及び電源電圧な
どが変動しても素子の端子容量、配線容量、バッファ素
子の駆動力及び配線抵抗などの変動が、各バッファ素子
段で一様に変動するため、各クロック供給素子からクロ
ック入力素子間のクロック遅延が一様に変動し、クロッ
ク遅延差が変動しなくなり、回路が誤動作する問題が発
生しない。

【００３８】

【発明の効果】以上説明したように、この発明によれ
ば、バッファ回路の段数、駆動力を同一とし、かつダミ
ーのバッファ回路、ダミーのクロック入力回路、ダミー
の配線を付加して各回路の負荷容量が略同一となるよう
に調整したので、製造工程、動作温度及び電源電圧等の
動作環境が変動してもクロックの遅延が一様となり、ク
ロックスキューの変動を抑制することが可能となり、回
路の誤動作を防止することができる。

【図面の簡単な説明】

【図１】請求項１，２又は３記載の一実施形態に係る半
導体集積回路のクロック設計装置の構成を示す図であ
る。

【図２】請求項４，５又は６記載の一実施形態に係る半
導体集積回路のクロック設計方法のフローチャートを示
す図である。

【図３】クロックツリー生成後の各素子間の接続を示す
図である。

【図４】図３に示す接続例を半導体集積回路の平面上に
配置し、各段のバッファ素子に接続する負荷容量を同一
にした配線例を示す図である。

【図５】図３に示す接続例を半導体集積回路の平面上に
配置し、各段のバッファ素子に接続する配線の各配線層
毎の長さ及び幅を同一にした配線例を示す図である。

【図６】ダミーのクロック入力素子を使用した各素子間
の接続例を示す図である。

【図７】図６に示す接続例を半導体集積回路の平面上に
配置配線した一例を示す図である。

【図８】ダミーのバッファ素子及びダミーのクロック入
力素子を使用した各素子間の接続例を示す図である。

【図９】図８に示す接続例を半導体集積回路の平面上に
配置配線した一例を示す図である。

【図１０】従来の半導体集積回路のクロック設計装置の
構成を示す図である。

【図１１】従来の半導体集積回路のクロック設計方法を
示すフローチャートである。

【図１２】従来のクロックツリー生成前の各素子間の接
続を示す図である。

【図１３】図１２に示す接続例を半導体集積回路の平面
上に配置配線した一例を示す図である。

【図１４】従来のクロックツリー生成後の各素子間の接
続を示す図である。

【図１５】図１４に示す接続例を半導体集積回路の平面
上に配置配線した一例を示す図である。

【図１６】クロックＣＬＫ２における従来のクロックツ
リー生成後の各素子間の接続を示す図である。

【図１７】図１６に示す接続例を半導体集積回路の平面
上に配置配線した一例を示す図である。

【図１８】クロックＣＬＫ２における従来のクロックツ
リー生成後の各素子間の接続を示す図である。

【図１９】図１８に示す接続例を半導体集積回路の平面
上に配置配線した一例を示す図である。

【符号の説明】 １，２ クロック供給素子 １０ 半導体集積回路の平面 １０１〜１１３ クロック入力素子 １１４〜１１６，５０４〜５１２ ダミーのクロック入
力素子 ２０１〜２１３，６０１〜６１２ クロック入力素子の
端子容量値 ３０１〜３０７，７０１〜７０３，７０７，７０８ バ
ッファ素子 ３１０〜３２２，７１０〜７２１ 素子間の配線 ３１６−Ａ，３１７−Ａ，３１８−Ａ，３１９−Ａ，３
１９−Ｂ，３２０−Ａ各部分配線 ７０６ ダミーのバッファ素子

Claims (8)

【特許請求の範囲】
1. 【請求項１】 バッファ回路を介してクロック供給回路
   と複数のクロック入力回路がツリー状に接続され、前記
   クロック供給回路と前記それぞれのクロック入力回路間
   に挿入される前記バッファ回路の段数を同一に設定する
   手段と、 前記クロック供給回路と前記それぞれのクロック入力回
   路間に挿入される前記バッファ回路の駆動力を同一に設
   定する手段と、 前記バッファ回路に接続される負荷容量を略同一に調整
   する負荷容量調整手段を有し、 前記負荷容量調整手段は、前記ツリー状に接続された回
   路の各段で回路間を接続する配線の長さならびに幅を可
   能な限り同一とし、前記各回路に接続される負荷容量を
   算出し、算出した負荷容量の差異に基づいて前記各回路
   にダミーのバッファ回路、ダミーのクロック入力回路、
   ダミーの配線を接続して負荷容量を略同一に調整する手
   段を含むことを特徴とする半導体集積回路のクロック設
   計装置。
2. 【請求項２】 前記負荷容量調整手段は、前記クロック
   入力回路の配置を移動して前記バッファ回路と前記クロ
   ック入力回路の配線長を調整する手段を有することを特
   徴とする請求項１記載の半導体集積回路のクロック設計
   装置。
3. 【請求項３】 それぞれ独立してクロックを出力する複
   数の前記クロック供給回路を有し、前記それぞれのクロ
   ック供給回路に対応したツリー状のそれぞれのクロック
   供給網間を設計対象とすることを特徴とする請求項１又
   は２記載の半導体集積回路のクロック設計装置。
4. 【請求項４】 バッファ回路を介してクロック供給回路
   と複数のクロック入力回路がツリー状に接続され、前記
   クロック供給回路と前記それぞれのクロック入力回路間
   に挿入される前記バッファ回路の段数を同一に設定する
   ステップと、 前記クロック供給回路と前記それぞれのクロック入力回
   路間に挿入される前記バッファ回路の駆動力を同一に設
   定するステップと、 前記バッファ回路に接続される負荷容量を略同一に調整
   する調整ステップを有し、 前記調整ステップは、前記ツリー状に接続された回路の
   各段で回路間を接続する配線の長さならびに幅を可能な
   限り同一とし、前記各回路に接続される負荷容量を算出
   し、算出した負荷容量の差異に基づいて前記各回路にダ
   ミーのバッファ回路、ダミーのクロック入力回路、ダミ
   ーの配線を接続して負荷容量を略同一に調整するステッ
   プを含むことを特徴とする半導体集積回路のクロック設
   計方法。
5. 【請求項５】 前記調整ステップは、前記クロック入力
   回路の配置を移動して前記バッファ回路と前記クロック
   入力回路の配線長を調整するステップを有することを特
   徴とする請求項４記載の半導体集積回路のクロック設計
   方法。
6. 【請求項６】 それぞれ独立してクロックを出力する複
   数の前記クロック供給回路を有し、前記それぞれのクロ
   ック供給回路に対応したツリー状のそれぞれのクロック
   供給網間を設計対象とすることを特徴とする請求項４又
   は５記載の半導体集積回路のクロック設計方法。
7. 【請求項７】 バッファ回路を介してクロック供給回路
   と複数のクロック入力回路がツリー状に接続され、前記
   クロック供給回路と前記それぞれのクロック入力回路間
   に挿入される前記バッファ回路の段数が同一に設定され
   た回路網と、 前記クロック供給回路と前記それぞれのクロック入力回
   路間に挿入される前記バッファ回路の駆動力が同一に設
   定された回路網と、 前記バッファ回路に接続される負荷容量を略同一に調整
   する負荷容量調整回路網を有し、 前記負荷容量調整回路網は、前記ツリー状に接続された
   回路の各段で回路間を接続する配線の長さならびに幅を
   可能な限り同一とし、前記各回路に接続される負荷容量
   を算出し、算出した負荷容量の差異に基づいて前記各回
   路にダミーのバッファ回路、ダミーのクロック入力回
   路、ダミーの配線を接続して負荷容量を略同一に調整す
   る回路網を含むことを特徴とする半導体集積回路のクロ
   ック供給回路網。
8. 【請求項８】 前記負荷容量調整回路網は、前記クロッ
   ク入力回路の配置を移動して前記バッファ回路と前記ク
   ロック入力回路の配線長を調整する回路網を有すること
   を特徴とする請求項７記載の半導体集積回路のクロック
   供給回路網。