JPH09331242A - 異相信号間の相対スキュー制御方法 - Google Patents
異相信号間の相対スキュー制御方法Info
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- JPH09331242A JPH09331242A JP8168285A JP16828596A JPH09331242A JP H09331242 A JPH09331242 A JP H09331242A JP 8168285 A JP8168285 A JP 8168285A JP 16828596 A JP16828596 A JP 16828596A JP H09331242 A JPH09331242 A JP H09331242A
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】位相の異なる信号線間の相対スキューを制御
し、クロックスキューを制御する信号線の途中にスキュ
ー調整対象外の論理ブロックが接続される場合に、その
先の論理ブロックまでのスキュー制御を行うことを可能
とする方法の提供。 【解決手段】相対スキュー調整対象となる論理ブロック
の入力は、クロック分配指示ブロックに直接接続される
回路構成をとり、相対スキュー調整対象となるすべての
クロック分配指示ブロックにクロック信号を供給するク
ロック発生源の次段に、スキュー調整指示ブロックを配
置し、スキュー調整指示ブロックにより、位相の異なる
信号線に接続される論理ブロックに対しても、スキュー
調整を行う対象となる論理ブロックとして認識し、複数
の論理ブロックの入力クロックのスキューを自動調整す
る。
し、クロックスキューを制御する信号線の途中にスキュ
ー調整対象外の論理ブロックが接続される場合に、その
先の論理ブロックまでのスキュー制御を行うことを可能
とする方法の提供。 【解決手段】相対スキュー調整対象となる論理ブロック
の入力は、クロック分配指示ブロックに直接接続される
回路構成をとり、相対スキュー調整対象となるすべての
クロック分配指示ブロックにクロック信号を供給するク
ロック発生源の次段に、スキュー調整指示ブロックを配
置し、スキュー調整指示ブロックにより、位相の異なる
信号線に接続される論理ブロックに対しても、スキュー
調整を行う対象となる論理ブロックとして認識し、複数
の論理ブロックの入力クロックのスキューを自動調整す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、位相の異なるクロック信号の位相制御技術に
関する。
し、特に、位相の異なるクロック信号の位相制御技術に
関する。
【０００２】
【従来の技術】ＬＳＩ（大規模半導体集積回路）におい
ては、近時、プロセスの微細化に伴い、配線遅延が論理
ブロック自身の遅延を上回ることが多くなり、クロック
スキューが問題となるに至っている。
ては、近時、プロセスの微細化に伴い、配線遅延が論理
ブロック自身の遅延を上回ることが多くなり、クロック
スキューが問題となるに至っている。
【０００３】さらに、ＬＳＩは、一つのチップで例えば
数十万ゲートを超える回路を搭載できるようになり、ク
ロック信号に接続される論理ブロックの個数も膨大とな
るに至っており、このため、論理ブロックを配置した際
の、論理ブロック同士の入力信号スキューを制御するこ
とは、困難となって来ているというのが実状である。
数十万ゲートを超える回路を搭載できるようになり、ク
ロック信号に接続される論理ブロックの個数も膨大とな
るに至っており、このため、論理ブロックを配置した際
の、論理ブロック同士の入力信号スキューを制御するこ
とは、困難となって来ているというのが実状である。
【０００４】フリップ・フロップなどの論理ブロック群
に供給されるクロック信号の制御する従来の方法におい
ては、クロック分配指示ブロックに直接接続される論理
ブロック同士のクロックスキューを制御するような構成
とされている。
に供給されるクロック信号の制御する従来の方法におい
ては、クロック分配指示ブロックに直接接続される論理
ブロック同士のクロックスキューを制御するような構成
とされている。
【０００５】例えば特開昭６３−６９２６２号公報に
は、クロック分配回路系におけるクロックスキューの発
生を最小限に抑えるようにした半導体集積回路を提供す
ることを目的として、ブロック群を駆動するクロック分
配セルにおいて、クロック信号に論理演算を行うための
組み合わせ回路の直後に複数個のクロック分配バッファ
を設け、また複数のクロック分配バッファのうち任意の
個数は、その負荷となるブロックの数が一定の個数に限
定され、クロック入力パッドからこのクロック分配バッ
ファを経て、ブロック内のクロックバッファセルに至る
までの配線長が一定の値に略等しく設定されるようにし
てなる半導体集積回路の構成が提案されている。
は、クロック分配回路系におけるクロックスキューの発
生を最小限に抑えるようにした半導体集積回路を提供す
ることを目的として、ブロック群を駆動するクロック分
配セルにおいて、クロック信号に論理演算を行うための
組み合わせ回路の直後に複数個のクロック分配バッファ
を設け、また複数のクロック分配バッファのうち任意の
個数は、その負荷となるブロックの数が一定の個数に限
定され、クロック入力パッドからこのクロック分配バッ
ファを経て、ブロック内のクロックバッファセルに至る
までの配線長が一定の値に略等しく設定されるようにし
てなる半導体集積回路の構成が提案されている。
【０００６】従来のクロックスキューの制御方法を、図
３を参照して以下に説明する。図３において、１はクロ
ック発生源、２はクロック分配指示ブロック、３、４、
５はクロック分配バッファ、６、７、８、１０はクロッ
クスキューを調整したい論理ブロック群、９はクロック
信号線上に接続される論理ブロック、１０１〜１０６は
クロック信号線を示している。クロック信号は、チップ
外部またはチップ内部のクロック発生源１より供給さ
れ、複数の論理回路群６〜１０に入力されるような回路
構成とされている。
３を参照して以下に説明する。図３において、１はクロ
ック発生源、２はクロック分配指示ブロック、３、４、
５はクロック分配バッファ、６、７、８、１０はクロッ
クスキューを調整したい論理ブロック群、９はクロック
信号線上に接続される論理ブロック、１０１〜１０６は
クロック信号線を示している。クロック信号は、チップ
外部またはチップ内部のクロック発生源１より供給さ
れ、複数の論理回路群６〜１０に入力されるような回路
構成とされている。
【０００７】図３を参照すると、クロック発生源１から
各論理ブロック群６、７、８までのクロックスキューを
調整するために、まずクロック分配指示ブロック２をク
ロック発生源１の次段に設け、このクロック分配指示ブ
ロック２から各論理ブロック群６、７、８までを、クロ
ック分配バッファ３、４、５を挿入して、クロック信号
を各論理ブロック群６、７、８に分配している。
各論理ブロック群６、７、８までのクロックスキューを
調整するために、まずクロック分配指示ブロック２をク
ロック発生源１の次段に設け、このクロック分配指示ブ
ロック２から各論理ブロック群６、７、８までを、クロ
ック分配バッファ３、４、５を挿入して、クロック信号
を各論理ブロック群６、７、８に分配している。
【０００８】また、クロック分配バッファ３、４、５に
それぞれ接続される論理ブロック群６、７、８の入力容
量、および、クロック信号線１０３、１０４、１０５の
配線長（配線負荷）が均等となるように、論理ブロック
の数が分配される。すなわち、クロック分配指示ブロッ
ク２から分岐するクロック分配バッファ３、４、５は、
全て同じ配線長となるように配置される。
それぞれ接続される論理ブロック群６、７、８の入力容
量、および、クロック信号線１０３、１０４、１０５の
配線長（配線負荷）が均等となるように、論理ブロック
の数が分配される。すなわち、クロック分配指示ブロッ
ク２から分岐するクロック分配バッファ３、４、５は、
全て同じ配線長となるように配置される。
【０００９】そして、クロック分配バッファ３に接続さ
れる論理ブロック群６の入力容量およびクロック信号線
１０３の配線長（配線負荷）と、クロック分配バッファ
４に接続される論理ブロック群７の入力容量およびクロ
ック信号線１０４の配線長（配線負荷）と、クロック分
配バッファ５に接続される論理ブロック群８の入力容量
およびクロック信号線１０５の配線長（配線負荷）とは
すべて均等に分配される。このため、クロック分配指示
ブロック２から各論理ブロック群６、７、８までのクロ
ック信号経路あたりの負荷容量の差が少なくなり、クロ
ック・スキューを小さくすることができる。
れる論理ブロック群６の入力容量およびクロック信号線
１０３の配線長（配線負荷）と、クロック分配バッファ
４に接続される論理ブロック群７の入力容量およびクロ
ック信号線１０４の配線長（配線負荷）と、クロック分
配バッファ５に接続される論理ブロック群８の入力容量
およびクロック信号線１０５の配線長（配線負荷）とは
すべて均等に分配される。このため、クロック分配指示
ブロック２から各論理ブロック群６、７、８までのクロ
ック信号経路あたりの負荷容量の差が少なくなり、クロ
ック・スキューを小さくすることができる。
【００１０】
【発明が解決しようとする課題】上記従来技術により、
クロックスキューを制御しようとする場合、位相の異な
る信号線間の相対スキューの制御を行うことができない
という問題点を有している。
クロックスキューを制御しようとする場合、位相の異な
る信号線間の相対スキューの制御を行うことができない
という問題点を有している。
【００１１】また、上記従来技術においては、クロック
スキューを制御する信号線の途中に、スキュー調整対象
外の論理ブロックが接続される場合には、その先の論理
ブロックまでのスキュー制御ができないという問題点も
有している。
スキューを制御する信号線の途中に、スキュー調整対象
外の論理ブロックが接続される場合には、その先の論理
ブロックまでのスキュー制御ができないという問題点も
有している。
【００１２】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、位相の異なる信号線間
の相対スキューを制御することを可能とすると共に、ク
ロックスキューを制御する信号線の途中にスキュー調整
対象外の論理ブロックが接続される場合に、その先の論
理ブロックまでのスキュー制御を行うことを可能とする
クロックスキュー制御方法を提供することにある。
れたものであって、その目的は、位相の異なる信号線間
の相対スキューを制御することを可能とすると共に、ク
ロックスキューを制御する信号線の途中にスキュー調整
対象外の論理ブロックが接続される場合に、その先の論
理ブロックまでのスキュー制御を行うことを可能とする
クロックスキュー制御方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るクロック間スキュー制御方法は、クロ
ック信号が分配されて複数の論理回路に入力される回路
に対して、該複数の論理回路に入力されるクロック信号
間のスキューを算出し、該算出されたスキュー値に基づ
きクロック間のスキューを自動で調整することを特徴と
する。
め、本発明に係るクロック間スキュー制御方法は、クロ
ック信号が分配されて複数の論理回路に入力される回路
に対して、該複数の論理回路に入力されるクロック信号
間のスキューを算出し、該算出されたスキュー値に基づ
きクロック間のスキューを自動で調整することを特徴と
する。
【００１４】本発明においては、好ましくはスキュー調
整用ブロックを検出した際にのみ、信号線間のスキュー
調整を行うことを特徴とする。
整用ブロックを検出した際にのみ、信号線間のスキュー
調整を行うことを特徴とする。
【００１５】本発明においては、スキュー調整対象とな
る論理ブロックの入力がクロック分配指示ブロックに直
接接続されるような回路構成とされ、スキュー調整対象
となるクロック分配指示ブロックに対してクロック信号
を供給するクロック発生源の次段にスキュー調整指示ブ
ロックを配置し、前記スキュー調整指示ブロックから前
記各クロック分配指示ブロックを介しその先に接続され
る各論理回路までのそれぞれのパスの遅延値を算出し、
前記遅延値の最大値を求め、前記最大値とそれぞれのパ
スの遅延値の差分に対応する遅延時間を有する遅延手段
をそれぞれのパスに挿入し、クロック間スキューを調整
する、ようにしたものである。
る論理ブロックの入力がクロック分配指示ブロックに直
接接続されるような回路構成とされ、スキュー調整対象
となるクロック分配指示ブロックに対してクロック信号
を供給するクロック発生源の次段にスキュー調整指示ブ
ロックを配置し、前記スキュー調整指示ブロックから前
記各クロック分配指示ブロックを介しその先に接続され
る各論理回路までのそれぞれのパスの遅延値を算出し、
前記遅延値の最大値を求め、前記最大値とそれぞれのパ
スの遅延値の差分に対応する遅延時間を有する遅延手段
をそれぞれのパスに挿入し、クロック間スキューを調整
する、ようにしたものである。
【００１６】すなわち、本発明においては、相対スキュ
ー調整対象となる論理ブロックの入力は、クロック分配
指示ブロックに直接接続されるような回路構成をとると
共に、相対スキュー調整対象となるクロック分配指示ブ
ロックにクロック信号を供給するクロック発生源の次段
に、スキュー調整指示ブロックを配置する。
ー調整対象となる論理ブロックの入力は、クロック分配
指示ブロックに直接接続されるような回路構成をとると
共に、相対スキュー調整対象となるクロック分配指示ブ
ロックにクロック信号を供給するクロック発生源の次段
に、スキュー調整指示ブロックを配置する。
【００１７】そして、スキュー制御を行う系統が複数存
在する場合は、それぞれの系統に対し、この方法を適用
する。
在する場合は、それぞれの系統に対し、この方法を適用
する。
【００１８】本発明に係るクロック間スキュー制御方法
は、位相の異なるクロック信号を制御するために、スキ
ュー調整指示ブロックとクロック分配指示ブロックを対
で使用することにより、スキュー調整を行う対象となる
クロック信号線および論理ブロック群を認識することが
できる。
は、位相の異なるクロック信号を制御するために、スキ
ュー調整指示ブロックとクロック分配指示ブロックを対
で使用することにより、スキュー調整を行う対象となる
クロック信号線および論理ブロック群を認識することが
できる。
【００１９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は、本発明の実
施の形態を説明するための図である。また、図２は、本
発明の実施の形態の動作を説明するためのフローチャー
トである。
を参照して以下に詳細に説明する。図１は、本発明の実
施の形態を説明するための図である。また、図２は、本
発明の実施の形態の動作を説明するためのフローチャー
トである。
【００２０】図１において、１はチップ外部又はチップ
内のクロック発生源、２、１２はクロック分配指示ブロ
ック、３、４、１３、１４はクロック分配バッファ、
６、７、１０、１５はクロックスキュー調整対象となる
論理ブロック群、９はクロック信号線上においてクロッ
クスキュー調整対象の論理ブロックの途中に接続される
論理ブロック、１１はスキュー調整指示ブロック、１６
はクロックスキューを調整するために自動的に挿入され
る遅延回路、１０１、１０２、１０３、１０４、１０
６、２０１、２０２、２０３、２０４、２０５はクロッ
ク信号線である。
内のクロック発生源、２、１２はクロック分配指示ブロ
ック、３、４、１３、１４はクロック分配バッファ、
６、７、１０、１５はクロックスキュー調整対象となる
論理ブロック群、９はクロック信号線上においてクロッ
クスキュー調整対象の論理ブロックの途中に接続される
論理ブロック、１１はスキュー調整指示ブロック、１６
はクロックスキューを調整するために自動的に挿入され
る遅延回路、１０１、１０２、１０３、１０４、１０
６、２０１、２０２、２０３、２０４、２０５はクロッ
ク信号線である。
【００２１】図１に示した回路構成を例として、図２の
流れ図を参照して、２系統のクロック信号のクロックス
キューを調整する場合について説明する。
流れ図を参照して、２系統のクロック信号のクロックス
キューを調整する場合について説明する。
【００２２】まず、回路中におけるクロック分配指示ブ
ロックの有無を確認し（ステップＳ１０１）、もしクロ
ック分配指示バッファがあれば、クロック分配出力バッ
ファから、これに接続される論理ブロックまでのクロッ
クスキューの制御を、上記した従来技術の方法により行
う。その際、クロック分配指示バッファが複数個ある場
合には、各クロック分配指示ブロックに順番ｎを付け
（ステップＳ１０２）、クロック分配指示ブロックの数
を計数し、その個数をｍ個とする（ステップＳ１０
３）。
ロックの有無を確認し（ステップＳ１０１）、もしクロ
ック分配指示バッファがあれば、クロック分配出力バッ
ファから、これに接続される論理ブロックまでのクロッ
クスキューの制御を、上記した従来技術の方法により行
う。その際、クロック分配指示バッファが複数個ある場
合には、各クロック分配指示ブロックに順番ｎを付け
（ステップＳ１０２）、クロック分配指示ブロックの数
を計数し、その個数をｍ個とする（ステップＳ１０
３）。
【００２３】なお、ステップＳ１０１の判定処理におい
て、クロック分配指示ブロックがなければ、クロックス
キュー制御は行われない。
て、クロック分配指示ブロックがなければ、クロックス
キュー制御は行われない。
【００２４】図１に示す回路の場合、クロック分配指示
ブロックは、２及び１２の２個あるので、ｍ＝２とな
り、１番目（ｎ＝１）のクロック分配指示ブロック２、
２番目（ｎ＝２）のクロック分配指示ブロック１２とい
うように順番が付けられる。
ブロックは、２及び１２の２個あるので、ｍ＝２とな
り、１番目（ｎ＝１）のクロック分配指示ブロック２、
２番目（ｎ＝２）のクロック分配指示ブロック１２とい
うように順番が付けられる。
【００２５】クロック分配指示ブロック２から、クロッ
クスキュー調整対象となる論理ブロック群６、７、およ
びクロック分配指示ブロック１２から、クロックスキュ
ー調整対象となる論理ブロック群１０、１５までの、そ
れぞれのスキュー調整は、従来技術により行われるの
で、クロック分配指示ブロック２に接続される論理ブロ
ック群６、７については、クロック分配バッファ３、４
を、クロック信号線１０２、１０３、１０４の配線負荷
（配線長）と論理ブロック群６、７の入力負荷容量が同
じになるように分配、挿入し、クロック分配指示バッフ
ァ１２についても、クロック信号線２０４、１０６、２
０５の配線負荷（配線長）と論理ブロック群１０、１５
の入力負荷容量が同じになるように分配、挿入すること
になる。
クスキュー調整対象となる論理ブロック群６、７、およ
びクロック分配指示ブロック１２から、クロックスキュ
ー調整対象となる論理ブロック群１０、１５までの、そ
れぞれのスキュー調整は、従来技術により行われるの
で、クロック分配指示ブロック２に接続される論理ブロ
ック群６、７については、クロック分配バッファ３、４
を、クロック信号線１０２、１０３、１０４の配線負荷
（配線長）と論理ブロック群６、７の入力負荷容量が同
じになるように分配、挿入し、クロック分配指示バッフ
ァ１２についても、クロック信号線２０４、１０６、２
０５の配線負荷（配線長）と論理ブロック群１０、１５
の入力負荷容量が同じになるように分配、挿入すること
になる。
【００２６】次に、スキュー調整指示ブロックの有無を
確認する（ステップＳ１０４）。もし、スキュー調整指
示ブロックがなければ、これでクロックスキュー制御を
終了する。一方、ステップＳ１０４の判定処理におい
て、スキュー調整指示ブロックがある場合には、以下の
処理が行われる。
確認する（ステップＳ１０４）。もし、スキュー調整指
示ブロックがなければ、これでクロックスキュー制御を
終了する。一方、ステップＳ１０４の判定処理におい
て、スキュー調整指示ブロックがある場合には、以下の
処理が行われる。
【００２７】図１に示す回路においては、スキュー調整
指示ブロック１１が一つあり、その出力端子にクロック
分配指示ブロック２、１２が２つ配置されていることに
なる。
指示ブロック１１が一つあり、その出力端子にクロック
分配指示ブロック２、１２が２つ配置されていることに
なる。
【００２８】ここで、スキュー調整指示ブロック１１か
ら、クロック分配指示ブロック２、１２を介したその先
に接続される論理ブロック群６、７、１０、１５までの
それぞれの遅延値を算出する。そして、この遅延値を、
それぞれのクロック分配指示ブロック２、１２を介した
パス群毎に平均値を算出し、このパス群毎の平均値をｄ
（ｎ）とする（但し、ｎはクロック分配指示ブロック
２、１２のそれぞれの順番と同じ値とする）。
ら、クロック分配指示ブロック２、１２を介したその先
に接続される論理ブロック群６、７、１０、１５までの
それぞれの遅延値を算出する。そして、この遅延値を、
それぞれのクロック分配指示ブロック２、１２を介した
パス群毎に平均値を算出し、このパス群毎の平均値をｄ
（ｎ）とする（但し、ｎはクロック分配指示ブロック
２、１２のそれぞれの順番と同じ値とする）。
【００２９】すなわち、図２を参照して、ステップＳ１
０５では、変数ｎにクロック分配指示ブロック２の個数
ｍを代入し、スキュー調整指示ブロック１１から、ｎ番
目のクロック分配指示ブロックを介したその先に接続さ
れる論理ブロック群まで平均遅延値ｄ（ｎ）を算出し
（ステップＳ１０６）、次にｎを一つデクリメントし、
ｍ個のクロック分配指示ブロックの全てに対してステッ
プＳ１０６の処理を行い、平均遅延値を算出する。
０５では、変数ｎにクロック分配指示ブロック２の個数
ｍを代入し、スキュー調整指示ブロック１１から、ｎ番
目のクロック分配指示ブロックを介したその先に接続さ
れる論理ブロック群まで平均遅延値ｄ（ｎ）を算出し
（ステップＳ１０６）、次にｎを一つデクリメントし、
ｍ個のクロック分配指示ブロックの全てに対してステッ
プＳ１０６の処理を行い、平均遅延値を算出する。
【００３０】図１に示す回路の場合について説明する
と、スキュー調整指示ブロック１１から、クロック分配
指示ブロック２を介した論理ブロック群６、７までの平
均遅延値をｄ（１）とし、スキュー調整指示ブロック１
１から、クロック分配指示ブロック１２を介した論理ブ
ロック群１０、１５までの平均遅延値をｄ（２）とす
る。
と、スキュー調整指示ブロック１１から、クロック分配
指示ブロック２を介した論理ブロック群６、７までの平
均遅延値をｄ（１）とし、スキュー調整指示ブロック１
１から、クロック分配指示ブロック１２を介した論理ブ
ロック群１０、１５までの平均遅延値をｄ（２）とす
る。
【００３１】次に、図２を参照して、平均遅延値ｄ
（ｎ）の中の最大遅延値ｄ（ｍａｘ）を判定する（ステ
ップＳ１０８）。すなわち、図１に示す回路において、
それぞれのクロック分配指示ブロック２、１２を介した
パス毎の平均遅延値ｄ（ｎ）を算出した後に、平均遅延
値ｄ（ｎ）中での最大のものを判定し、そのパスを最大
遅延値ｄ（ｍａｘ）と規定する。
（ｎ）の中の最大遅延値ｄ（ｍａｘ）を判定する（ステ
ップＳ１０８）。すなわち、図１に示す回路において、
それぞれのクロック分配指示ブロック２、１２を介した
パス毎の平均遅延値ｄ（ｎ）を算出した後に、平均遅延
値ｄ（ｎ）中での最大のものを判定し、そのパスを最大
遅延値ｄ（ｍａｘ）と規定する。
【００３２】そして、この最大遅延値ｄ（ｍａｘ）と、
各クロック分配指示ブロックを介するパスの遅延値ｄ
（ｎ）との差を算出し、次式（１）のように、これを遅
延差Δｄ（ｎ）とする（ステップＳ１１０）。
各クロック分配指示ブロックを介するパスの遅延値ｄ
（ｎ）との差を算出し、次式（１）のように、これを遅
延差Δｄ（ｎ）とする（ステップＳ１１０）。
【００３３】 Δｄ（ｎ）＝ｄ（max）−ｄ（ｎ） …（１）
【００３４】次に遅延差Δｄ（ｎ）分の遅延回路をクロ
ック分配指示ブロックの直前に挿入する（ステップＳ１
１１）。但し、最大遅延値ｄ（ｍａｘ）のパスには遅延
回路は挿入されない（遅延差Δｄ（ｎ）＝０であるた
め）。
ック分配指示ブロックの直前に挿入する（ステップＳ１
１１）。但し、最大遅延値ｄ（ｍａｘ）のパスには遅延
回路は挿入されない（遅延差Δｄ（ｎ）＝０であるた
め）。
【００３５】図１を参照して、遅延回路１６は、それぞ
れのクロック分配指示ブロック２、１２を介するパスの
遅延差Δｄ（ｎ）の値のばらつきを十分補える種類のも
のを予め複数種準備しておき、この遅延差Δｄ（ｎ）に
最も近い遅延回路１６を選択し、クロック分配指示ブロ
ックの直前に挿入する。
れのクロック分配指示ブロック２、１２を介するパスの
遅延差Δｄ（ｎ）の値のばらつきを十分補える種類のも
のを予め複数種準備しておき、この遅延差Δｄ（ｎ）に
最も近い遅延回路１６を選択し、クロック分配指示ブロ
ックの直前に挿入する。
【００３６】すなわち、図１に示す回路においては、論
理ブロック９が接続されている分、クロック分配指示ブ
ロック１２を介したパスの遅延が最も長くなり、このた
め遅延値ｄ（２）が、最大遅延値ｄ（ｍａｘ）となる。
理ブロック９が接続されている分、クロック分配指示ブ
ロック１２を介したパスの遅延が最も長くなり、このた
め遅延値ｄ（２）が、最大遅延値ｄ（ｍａｘ）となる。
【００３７】このため、最大遅延値ｄ（ｍａｘ）から、
クロック分配指示ブロック２を介した論理ブロック群
６、７までの平均遅延値ｄ（１）を差し引いた、遅延差
Δｄ（１）に最も近い遅延回路１６を選択し、クロック
分配指示ブロック２の直前に挿入する。
クロック分配指示ブロック２を介した論理ブロック群
６、７までの平均遅延値ｄ（１）を差し引いた、遅延差
Δｄ（１）に最も近い遅延回路１６を選択し、クロック
分配指示ブロック２の直前に挿入する。
【００３８】以上により、位相の異なるクロック信号線
間の遅延差を少なくし、クロック信号線間のクロック・
スキューを小さくすることができる。
間の遅延差を少なくし、クロック信号線間のクロック・
スキューを小さくすることができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
位相の異なる信号線間の相対スキューの制御ができると
共に、クロックスキューを制御する信号線の途中に、ス
キュー調整対象外の論理ブロックが接続されることにお
いても、その先の論理ブロックまでスキュー制御が人手
を介すことなく実現できるという効果を有する。
位相の異なる信号線間の相対スキューの制御ができると
共に、クロックスキューを制御する信号線の途中に、ス
キュー調整対象外の論理ブロックが接続されることにお
いても、その先の論理ブロックまでスキュー制御が人手
を介すことなく実現できるという効果を有する。
【図１】本発明の実施の形態を説明するための図であ
る。
る。
【図２】本発明の実施の形態の動作を説明するための流
れ図である。
れ図である。
【図３】従来技術を説明するための図である。
１ クロック発生源 ２、１２ クロック分配指示ブロック ３、４、５、１３、１４ クロック分配バッファ ６、７、８、１０、１５ 論理ブロック群 ９ 論理ブロック １１ スキュー調整指示ブロック １６ 遅延回路 １０１、１０２、１０３、１０４、１０５、１０６、２
０１、２０２、２０３、２０４、２０５ クロック信号
線
０１、２０２、２０３、２０４、２０５ クロック信号
線
Claims (3)
- 【請求項１】クロック信号が分配されて複数の論理回路
に入力される回路に対して、該複数の論理回路に入力さ
れるクロック信号間のスキューを算出し、該算出された
スキュー値に基づきクロック間のスキューを自動で調整
することを特徴とするクロック間スキューの制御手法。 - 【請求項２】スキュー調整用ブロックを検出した際にの
み、信号線間のスキュー調整を行うことを特徴とする請
求項１記載の制御手法。 - 【請求項３】スキュー調整対象となる論理ブロックの入
力がクロック分配指示ブロックに直接接続されるような
回路接続とされ、 スキュー調整対象となるクロック分配指示ブロックに対
してクロック信号を供給するクロック発生源の次段にス
キュー調整指示ブロックを配置し、 前記スキュー調整指示ブロックから前記各クロック分配
指示ブロックを介しその先に接続される各論理回路まで
のそれぞれのパスの遅延値を算出し、 前記遅延値の最大値を求め、前記最大値とそれぞれのパ
スの遅延値の差分に対応する遅延時間を有する遅延手段
をそれぞれのパスに挿入する、ことを特徴とするクロッ
ク間スキューの制御手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168285A JPH09331242A (ja) | 1996-06-07 | 1996-06-07 | 異相信号間の相対スキュー制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168285A JPH09331242A (ja) | 1996-06-07 | 1996-06-07 | 異相信号間の相対スキュー制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331242A true JPH09331242A (ja) | 1997-12-22 |
Family
ID=15865193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168285A Pending JPH09331242A (ja) | 1996-06-07 | 1996-06-07 | 異相信号間の相対スキュー制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331242A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063476A (ko) * | 1997-12-26 | 1999-07-26 | 가나이 쓰토무 | 반도체 집적 회로 장치 |
| JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| JP2007027841A (ja) * | 2005-07-12 | 2007-02-01 | Nec Electronics Corp | 半導体集積回路の設計装置と方法並びにプログラム |
| JP2015148889A (ja) * | 2014-02-05 | 2015-08-20 | 株式会社メガチップス | クロック生成方法およびクロック生成回路 |
-
1996
- 1996-06-07 JP JP8168285A patent/JPH09331242A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063476A (ko) * | 1997-12-26 | 1999-07-26 | 가나이 쓰토무 | 반도체 집적 회로 장치 |
| JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
| JP2006211494A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | クロック供給回路、半導体システムおよびその設計方法 |
| JP2007027841A (ja) * | 2005-07-12 | 2007-02-01 | Nec Electronics Corp | 半導体集積回路の設計装置と方法並びにプログラム |
| JP2015148889A (ja) * | 2014-02-05 | 2015-08-20 | 株式会社メガチップス | クロック生成方法およびクロック生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |