JP3441413B2 - 遅延調整セルおよびそれを用いた半導体回路の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エンベデッドアレ
イ方式の半導体回路のタイミング調整を行う為の遅延調
整セルおよびそれを用いた半導体回路の設計方法に関す
る。

【０００２】

【従来の技術】エンベデッドアレイ方式の半導体回路
は、ゲートアレイ方式のレイアウトブロックを配線層の
みの変更で回路変更が可能であり、配線層のみの変更で
異なる機能の半導体回路を実現する。

【０００３】図５は、エンベデッドアレイ方式の半導体
回路のチップ構成の一例を示すブロック図である。

【０００４】図５において、１はゲートアレイ方式のレ
イアウトブロック、２はＲＡＭブロック、３はＲＯＭブ
ロック、４はマイコンコアブロック、５はブロック間配
線である。

【０００５】しかし、ゲートアレイ方式のレイアウトブ
ロック１の回路変更を行う場合、そのブロック内の信号
パスの遅延時間のタイミンクだけでなく、その他のブロ
ックと接続されている信号パスの遅延時間のタイミング
の調整を配線層のみの変更で行わなくてはならない。

【０００６】また、プロセスの微細化に伴い、半導体回
路の動作周波数が高速になると、遅延時間のタイミング
調整も、より細かい単位時間で調整することが必要にな
ってくる。

【０００７】これを解決する為に、従来では、ゲートア
レイ方式のレイアウトブロック１内に遅延調整セルを配
置して、もしくは、配線の引き回しによって遅延時間の
タイミング調整が行われていた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
タイミング調整方法では、ゲートアレイ方式のレイアウ
トブロック１内に配置できる遅延調整セルは、ゲートア
レイの基本セルが持っている固定されたサイズのトラン
ジスタのみで構成される為、離散的なタイミング調整し
かできない。

【０００９】また、配線の引き回しによる調整について
も、他の信号配線を迂回して引き回すため所望の調整が
困難であり、配線のレイアウト面積も大きくなる。

【００１０】さらに、配線の引き回しによる調整では、
ゲート遅延と配線遅延のバランスが悪くなり、温度条
件、電源電圧条件ごとのタイミングのズレが大きくな
り、タイミング調整がさらに困難になる恐れがある。

【００１１】このように、従来の従来のタイミング調整
方法は、微細プロセスで高速な動作周波数のエンベデッ
ドアレイ方式の半導体回路を実現する上で問題となって
いた。

【００１２】本発明は、上記従来の問題を解決するもの
で、所定の信号パスの遅延時間に対し、配線層の変更だ
けでタイミングの微調整を容易に行うことが可能な遅延
調整セルおよびそれを用いた半導体回路の設計方法を提
供することを目的とする。

【００１３】

【課題を解決するための手段】前記の目的を達成するた
め、本発明の遅延調整セルは、入力信号の波形を整形す
るための波形整形用インバーターと、前記波形整形用イ
ンバーターの出力端子に入力端子が接続され、各々一定
の遅延時間を有するｎ個（ｎは自然数）の第１の遅延調
整用インバーターを含む第1の遅延調整用インバーター
群と、前記波形整形用インバーターの出力端子に入力端
子が接続され、各々異なる遅延時間を有し各々前記第１
の遅延調整用インバーターと並列接続されたｎ個の第２
の遅延調整用インバーターを含む第２の遅延調整用イン
バーター群と、前記第１および第２の遅延調整用インバ
ーター群の出力端子に入力端子が接続され、前記第１及
び第２の遅延調整用インバーター群における最終段の第
１及び第２の遅延調整用インバーターに対する一定負荷
確保用インバーターと後続の回路に対する駆動能力確保
用インバーターの２段のインバーターを含む出力バッフ
ァーとを備え、前記第１の遅延調整用インバーターは各
々、遅延時間ｄを有し、前記第２の遅延調整用インバー
ターは各々、遅延時間ｄ＋Δｄからｄ＋２ ^n-1 Δｄを有
し、前記並列接続された第１の遅延調整用インバーター
と第２の遅延調整用インバーターのいずれかを配線変更
により選択し、Δｄ刻みに遅延時間の調整を行うことを
特徴とする。

【００１４】

【００１５】上記構成によれば、各々遅延時間ｄを有す
るｎ個の第１の遅延調整インバーターと、各々遅延時間
ｄ＋Δｄからｄ＋２^n-1Δｄを有するｎ個の第２の遅延
調整インバーターを選択する組合せを配線変更により変
えることで、ｎ個の遅延調整インバータの遅延時間をｎ
×ｄからｎ×ｄ＋（２ⁿ−１）Δｄの範囲でΔｄ刻みに
微調整することが可能になる。

【００１６】前記の目的を達成するため、本発明の半導
体回路の設計方法は、ゲートアレイ方式のレイアウトブ
ロックと、該レイアウトブロックと所定のブロックの間
に配置された遅延調整セルとを含むエンベデッド方式の
半導体回路の設計方法であって、前記遅延調整セルは、
入力信号の波形を整形するための波形整形用インバータ
ーと、前記波形整形用インバーターの出力端子に入力端
子が接続され、各々一定の遅延時間を有するｎ個（ｎは
自然数）の第１の遅延調整用インバーターを含む第１の
遅延調整用インバーター群と、前記波形整形用インバー
ターの出力端子に入力端子が接続され、各々異なる遅延
時間を有し各々前記第１の遅延調整用インバーターと並
列接続されたｎ個の第２の遅延調整用インバーターを含
む第２の遅延調整用インバーター群と、前記第１および
第２の遅延調整用インバーター群の出力端子に入力端子
が接続され、前記第１及び第２の遅延調整用インバータ
ー群における最終段の第１及び第２の遅延調整用インバ
ーターに対する一定負荷確保用インバーターと後続の回
路に対する駆動能力確保用インバーターの２段のインバ
ーターを含む出力バッファーとを備え、前記第１の遅延
調整用インバーターは各々、遅延時間ｄを有し、前記第
２の遅延調整用インバーターは各々、遅延時間ｄ＋Δｄ
からｄ＋２ ^n-1 Δｄを有し、前記レイアウトブロックの
機能変更を行う際に、前記並列接続された第１の遅延調
整用インバーターと第２の遅延調整用インバーターのい
ずれかを配線層の変更により選択し、所定の信号パスに
対してΔｄ刻みに遅延時間のタイミング調整を行うこと
を特徴とする。

【００１７】

【００１８】この方法によれば、ブロック間のクロック
ライン等、信号の遅延時間がクリティカルになるパス
に、配線層の変更のみで遅延時間の調整が可能な遅延調
整セルを挿入しておき、ゲートアレイ方式のレイアウト
ブロックの回路変更に伴うブロック間のタイミング調整
の際に、あらかじめ挿入しておいた遅延調整セルの内部
配線接続の変更で、ｎ個の遅延調整インバータの遅延時
間をｎ×ｄからｎ×ｄ＋（２ⁿ−１）Δｄの範囲でΔｄ
刻みにタイミング調整を行うことができる。

【００１９】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。

【００２０】図１は、本発明の一実施形態における遅延
調整セルの回路図である。図１において、２１は入力端
子、６は波形整形用インバーター、１０は遅延調整用イ
ンバーター列、７は出力バッファー、２２は出力端子、
２３は遅延調整用インバータ列１０の入力端子、２４は
遅延調整用インバーター列１０の出力端子である。

【００２１】出力バッファー７は、一定負荷確保用イン
バーター８と駆動能力確保用のインバーター９からな
る。

【００２２】遅延調整用インバーター列１０は、第1の
遅延調整用インバーター群１１と第２の遅延調整用イン
バーター群１２からなり、第1の遅延調整用インバータ
ー群１１は、１段目インバーター１３、２段目インバー
ター１４、ｎ−１段目インバーター１５、ｎ段目インバ
ーター１６（第１の遅延調整用インバーター１３、１
４、１５、１６）を含み、第２の遅延調整用インバータ
ー群１２は、１段目インバーター１７、２段目インバー
ター１８、ｎ−１段目インバーター１９、ｎ段目インバ
ーター２０（第２の遅延調整用インバーター１７、１
８、１９、２０）を含んでいる。

【００２３】遅延調整用インバーター列１０において、
入力端子２３からｎ段あるインバータ列の各段で、第１
の遅延調整用インバーター群１１に含まれるインバータ
ーか、第２の遅延調整用インバーター群１２に含まれる
インバーターのいずれかを介して次段のインバーターと
接続される。１段目であれば、入力端子２３からインバ
ーター１３もしくはインバーター１７のいずれかの入力
端子まで配線を引き接続する。２段目は、１段目で選択
したインバーターの出力端子からインバーター１４もし
くはインバーター１８のいずれかの入力端子まで配線を
引き接続する。これをｎ段目まで繰り返し、ｎ段目のイ
ンバーターの出力端子から出力端子２４まで配線を引き
接続し、全ｎ段の遅延調整用インバーター列を構成して
いる。

【００２４】ここで、遅延調整用インバーター列１０の
内部の第1の遅延調整用インバーター群の第１の遅延調
整用インバーター１３〜１６は、全て同じ遅延時間ｄ
［ｎｓ］を有するように設計されている。一方、第２の
遅延調整用インバーター群の第２の遅延調整用インバー
ター１７〜２０は、それぞれ異なる遅延時間を有するよ
うに設計されており、１段目のインバータ１７はｄ＋Δ
ｄ［ｎｓ］の遅延時間を有し、２段目のインバータ１８
はｄ＋２Δｄ［ｎｓ］の遅延時間を有し、ｎ−１段目の
インバーター１９はｄ＋２^n-2Δｄ［ｎｓ］の遅延時間
を有し、ｎ段目のインバーター２０はｄ＋２^n-1Δｄ
［ｎｓ］の遅延時間を有している。

【００２５】波形調整用インバーター６は、遅延調整セ
ルの入力端子２１に入力波形の傾き（鈍り）が、遅延調
整用インバーター列１０の１段目のインバーター１３ま
たは１７の遅延時間に影響を及ぼさない様にするために
設けたもので、この波形整形用インバーター６自身の駆
動能力も、遅延調整用インバーター列１０の１段目のイ
ンバーター１３または１７の遅延時間に影響を及ぼさな
い様に設計されている。

【００２６】出力バッファ７の駆動能力確保用インバー
ター９は、遅延調整セルの駆動能力を確保する為に比較
的大きいサイズのインバーターを配置する、この際に大
きいサイズのインバーターが遅延調整用インバーター列
１０の最終段のインバーターの大きな負荷となり、遅延
調整用インバーター列１０の最終段のインバーターの遅
延時間に影響を及ぼさない様に、遅延調整用インバータ
ー列１０の出力端子２４と駆動能力確保用インバーター
９の間に一定負荷確保用インバーター８を接続してい
る。この一定負荷確保用インバーター８の入力負荷は、
遅延調整用インバーター列１０の最終段のインバーター
に対する負荷が、遅延調整用インバーター列１０の最終
段のインバーターの遅延時間に影響を及ぼさない様に設
計されている。

【００２７】以上の様に構成された遅延調整セルは、遅
延調整用インバーター列１０の各段のインバーターの配
線接続を変更することで、遅延調整用インバーター列１
０の入力端子２３から出力端子２４までの伝搬遅延時間
を設定することが可能であり、この遅延調整セル全体の
遅延時間である入力端子２１から出力端子２２までの伝
搬遅延時間を配線層の変更のみで相対的に調整すること
ができる。この際に、遅延調整セルに対する入力波形の
傾きや、出力の負荷により入力端子２１から出力端子２
２までの伝搬遅延時間が変化するが、入力波形の傾きに
よる影響は波形整形用インバーター６が、出力の負荷に
よる影響は駆動能力確保用インバーター９が吸収するこ
とにより、遅延調整用インバーター列１０の遅延時間に
は影響を及ぼさない構成としている。

【００２８】また、遅延調整用インバーター列１０の遅
延時間の設定値は、１段目からｎ段目まで全て第1の遅
延調整用インバーター群のインバータを選択して配線接
続した場合のｎ×ｄ［ｎｓ］が最小値であり、１段目か
らｎ段目まで全て第２の遅延調整インバーター群のイン
バーターを選択して配線接続した場合のｎ×ｄ＋（２ ⁿ
−１）Δｄが最大値であり、その他のインバーターの選
択による値が中間値となる。これらの選択の組合せは２
ⁿ通り存在し、最小値ｎ×ｄ［ｎｓ］から最大値ｎ×ｄ
＋（２ⁿ−１）Δｄ［ｎｓ］までの遅延値をΔｄ［ｎ
ｓ］刻みで選択設定することができる。

【００２９】なお、上記の実施形態の構成では、遅延調
整セルの入力端子２１での論理に対する出力端子２２で
の論理が、遅延調整用インバーター列１０の段数により
変化する。上記の実施形態に対して、遅延調整セルの論
理を反転させたい場合は、以下に示す第２の実施形態、
および第３の実施形態で遅延調整セルを構成する。

【００３０】（第２の実施形態）以下、本発明の第２の
実施形態について、図面を参照しながら説明する。

【００３１】図２は、本発明の第２の実施形態における
遅延調整セルの回路図である。図２において、第１の実
施形態の構成と異なるのは、論理調整用インバーター２
５を設けた点にあり、他の構成は第１の実施形態と同じ
であるので説明を省略する。

【００３２】第１の実施形態の構成に対して、入力端子
２１と波形整形用インバーター６の間に論理調整用イン
バーター２５を追加することで、遅延調整用インバータ
ー列１０の遅延時間に影響を及ぼすこと無く、遅延調整
セルの論理を反転させることができる。波形整形用イン
バーター６に代わり、論理調整用インバーター２５が遅
延調整セルに対する入力波形の傾きの影響を受けるが、
その他の動作に関しては、第１の実施形態と同じであ
る。

【００３３】（第３の実施形態）以下、本発明の第３の
実施形態について、図面を参照しながら説明する。

【００３４】図３は、本発明の第３の実施形態における
遅延調整セルの回路図である。図３において、第１の実
施形態の構成と異なるのは、論理調整用インバーター２
６を設けた点にあり、他の構成は第１の実施形態と同じ
であるので説明を省略する。

【００３５】第１の実施形態の構成に対して、一定負荷
確保用インバーター８と駆動能力確保用インバーター９
の間に論理調整用インバーター２６を追加することで、
遅延調整用インバーター列１０の遅延時間に影響を及ぼ
すこと無く、遅延調整セルの論理を反転させることがで
きる。その他の動作に関しては、第１の実施形態と同じ
である。

【００３６】次に、上記実施形態による遅延調整セルを
用いた半導体回路の設計方法について、図面を用いて説
明する。

【００３７】図４は、エンベデッドアレイ方式の半導体
回路のチップ構成の一例を示すブロック図である。

【００３８】図４において、１はゲートアレイ方式のレ
イアウトブロック、２はＲＡＭブロック、３はＲＯＭブ
ロック、４はマイコンコアブロック、５はブロック間配
線で、これらは従来例の構成と同じである。２７はタイ
ミング調整対象のブロック間配線、２８が遅延調整セル
である。

【００３９】エンベデッドアレイ方式の半導体回路の１
回目のレイアウトにおいて、半導体回路中のブロック間
配線５のうち、クロックライン等の信号伝搬遅延がクリ
ティカルになるパスをタイミング調整対象のブロック間
配線２７に選出し、そのパスに遅延調整セル２８を挿入
する。ここで、遅延調整セル２８は、前記最小値ｎ×ｄ
［ｎｓ］から最大値ｎ×ｄ＋（２ⁿ−１）Δｄ［ｎｓ］
の間の調整可能な遅延値のセンター値に設定し、ゲート
アレイ方式のレイアウトブロック１以外のレイアウトブ
ロック（図４では、マイコンコアブロック）付近に配置
する。１回目及び、それ以降のレイアウト結果よりタイ
ミング検証を行い、タイミング調整の必要があった場
合、遅延調整セル２８の遅延値を再設定することで、ブ
ロック間配線２７のタイミングエラーを修正することが
出来る。

【００４０】このような半導体回路の設計方法は、遅延
調整セル２８の内部配線を変更するだけで実現できるた
め、レイアウト上でトランジスタを再配置する必要がな
く、配線層の変更領域も遅延調整セルの領域内で済むの
で、他の信号配線の迂回等を考慮する必要がない。これ
により、エンベデッドアレイ方式の半導体回路の開発に
おいて、ゲートアレイ方式のレイアウトブロックを機能
変更する際に、配線層のみの変更で、回路変更に伴う高
精度のタイミング調整が可能となる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
配線層のみの変更により遅延時間の微調整を容易に行う
ことが可能な遅延調整セルを提供することで、エンベデ
ッドアレイ方式の半導体回路の開発において、ブロック
間のタイミング調整が遅延調整セルの内部配線の変更だ
けで対応でき、特にゲートアレイ方式のレイアウトブロ
ックの回路変更にともなう他のブロック間のタイミング
調整において、配線層しか変更できないという制約下
で、精度の高いタイミング調整を容易に行うことができ
るため、動作速度の高い半導体回路の開発にも即座に対
応でき、その開発工数も削減することができるという多
大な効果を奏する。

【図面の簡単な説明】

【図1】 本発明の第１の実施形態における遅延調整セ
ルの構成を示す回路図

【図２】 本発明の第２の実施形態における遅延調整セ
ルの構成を示す回路図

【図３】 本発明の第３の実施形態における遅延調整セ
ルの構成を示す回路図

【図４】 本発明の遅延調整セルを用いたエンベデッド
アレイ方式の半導体回路のチップ構成を示すブロック図

【図５】 従来のエンベデッドアレイ方式の半導体回路
のチップ構成を示すブロック図

【符号の説明】

１ ゲートアレイ方式のレイアウトブロック ２ ＲＡＭブロック ３ ＲＯＭブロック ４ マイコンコアブロック ５ ブロック間配線 ６ 波形整形用インバーター ７ 出力バッファー ８ 一定負荷確保用インバーター ９ 駆動能力確保用インバーター １０ 遅延調整用インバーター列 １１ 第１の遅延調整用インバーター群 １２ 第２の遅延調整用インバーター群 １３、１４、１５、１６ 第１の遅延調整用インバータ
ー １７、１８、１９、２０ 第２の遅延調整用インバータ
ー ２１ 入力端子 ２２ 出力端子 ２３ 遅延調整用インバーター列の入力端子 ２４ 遅延調整用インバーター列の出力端子 ２５ 論理調整用インバーター ２６ 論理調整用インバーター ２７ タイミング調整対象のブロック間配線 ２８ 遅延調整セル

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号の波形を整形するための波形整
   形用インバーターと、 前記波形整形用インバーターの出力端子に入力端子が接
   続され、各々一定の遅延時間を有するｎ個（ｎは自然
   数）の第１の遅延調整用インバーターを含む第1の遅延
   調整用インバーター群と、 前記波形整形用インバーターの出力端子に入力端子が接
   続され、各々異なる遅延時間を有し各々前記第１の遅延
   調整用インバーターと並列接続されたｎ個の第２の遅延
   調整用インバーターを含む第２の遅延調整用インバータ
   ー群と、 前記第１および第２の遅延調整用インバーター群の出力
   端子に入力端子が接続され、前記第１及び第２の遅延調
   整用インバーター群における最終段の第１及び第２の遅
   延調整用インバーターに対する一定負荷確保用インバー
   ターと後続の回路に対する駆動能力確保用インバーター
   の２段のインバーターを含む出力バッファーとを備え、前記第１の遅延調整用インバーターは各々、遅延時間ｄ
   を有し、前記第２の遅延調整用インバーターは各々、遅
   延時間ｄ＋Δｄからｄ＋２ ^n-1 Δｄを有し、 前記並列接
   続された第１の遅延調整用インバーターと第２の遅延調
   整用インバーターのいずれかを配線変更により選択し、
   Δｄ刻みに遅延時間の調整を行うことを特徴とする遅延
   調整セル。
2. 【請求項２】 ゲートアレイ方式のレイアウトブロック
   と、該レイアウトブロックと所定のブロックの間に配置
   された遅延調整セルとを含むエンベデッド方式の半導体
   回路の設計方法であって、前記遅延調整セルは、 入力信号の波形を整形するための波形整形用インバータ
   ーと、 前記波形整形用インバーターの出力端子に入力端子が接
   続され、各々一定の遅延時間を有するｎ個（ｎは自然
   数）の第１の遅延調整用インバーターを含む第1の遅延
   調整用インバーター群と、 前記波形整形用インバーターの出力端子に入力端子が接
   続され、各々異なる遅延時間を有し各々前記第１の遅延
   調整用インバーターと並列接続されたｎ個の第２の遅延
   調整用インバーターを含む第２の遅延調整用インバータ
   ー群と、 前記第１および第２の遅延調整用インバーター群の出力
   端子に入力端子が接続され、前記第１及び第２の遅延調
   整用インバーター群における最終段の第１及び第２の遅
   延調整用インバーターに対する一定負荷確保用インバー
   ターと後続の回路に対する駆動能力確保用インバーター
   の２段のインバーターを含む出力バッファーとを備え、前記第１の遅延調整用インバーターは各々、遅延時間ｄ
   を有し、前記第２の遅延調整用インバーターは各々、遅
   延時間ｄ＋Δｄからｄ＋２ ^n-1 Δｄを有し、 前記レイア
   ウトブロックの機能変更を行う際に、前記並列接続され
   た第１の遅延調整用インバーターと第２の遅延調整用イ
   ンバーターのいずれかを配線層の変更により選択し、所
   定の信号パスに対してΔｄ刻みに遅延時間のタイミング
   調整を行うことを特徴とする半導体回路の設計方法。