JP2701779B2 - クロックスキュー低減方法 - Google Patents
クロックスキュー低減方法Info
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- JP2701779B2 JP2701779B2 JP7072934A JP7293495A JP2701779B2 JP 2701779 B2 JP2701779 B2 JP 2701779B2 JP 7072934 A JP7072934 A JP 7072934A JP 7293495 A JP7293495 A JP 7293495A JP 2701779 B2 JP2701779 B2 JP 2701779B2
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Description
【０００１】
【産業上の利用分野】本発明は、自動配線を行うゲート
アレイ、スタンダードセルなどの論理集積回路に関し、
特にクロックスキュー低減方法に関する。
アレイ、スタンダードセルなどの論理集積回路に関し、
特にクロックスキュー低減方法に関する。
【０００２】
【従来の技術】この種の従来のクロックスキュー低減方
法としては、クロックツリー手法を用いた自動配置配線
がある。このクロックツリー手法は、例えば、同一階層
上にクロックドライバーと複数のバッファと複数のレジ
スタ等のブロック回路とを配置し、このバッファの配線
負荷およびゲート負荷を揃えるためにクロック信号の配
線がツリー（ｔｒｅｅ）状配置になるように各レジスタ
および各バッファがそれぞれ配置される。各ブロック回
路はクロックドライバーからの配線長が等しくなるよう
にバッファとの配線の引き回しが調整され、さらにツリ
ー構成の負荷バランスをとるためのダミーバッファが付
加される。
法としては、クロックツリー手法を用いた自動配置配線
がある。このクロックツリー手法は、例えば、同一階層
上にクロックドライバーと複数のバッファと複数のレジ
スタ等のブロック回路とを配置し、このバッファの配線
負荷およびゲート負荷を揃えるためにクロック信号の配
線がツリー（ｔｒｅｅ）状配置になるように各レジスタ
および各バッファがそれぞれ配置される。各ブロック回
路はクロックドライバーからの配線長が等しくなるよう
にバッファとの配線の引き回しが調整され、さらにツリ
ー構成の負荷バランスをとるためのダミーバッファが付
加される。
【０００３】クロックドライバとブロック回路間はラン
ダムに配線されるため、クロック配線長の差からスキュ
ーが生じてしまったり、またマクロの配置によって生じ
た配線禁止領域を迂回するための物理的制約のためにス
キューが生じてしまうことがあった。しかし将来のチッ
プの高速化を考えた場合、このスキューをも無くすこと
が重要な課題となっており、種々の低減方法が試みられ
てきた。このスキュー低減方法の一例が特開昭６３−８
７７４４号公報に記載されている。
ダムに配線されるため、クロック配線長の差からスキュ
ーが生じてしまったり、またマクロの配置によって生じ
た配線禁止領域を迂回するための物理的制約のためにス
キューが生じてしまうことがあった。しかし将来のチッ
プの高速化を考えた場合、このスキューをも無くすこと
が重要な課題となっており、種々の低減方法が試みられ
てきた。このスキュー低減方法の一例が特開昭６３−８
７７４４号公報に記載されている。
【０００４】同公報記載のクロックスキュー防止用配線
によるスキュー低減の回路図を示した図５を参照する
と、クロック入力端子５０１はドライバ５０２および５
０３にそれぞれ接続され、ドライバ５０２の出力端はブ
ロック回路５０４および５０５のクロック端子ＣＫにそ
れぞれ接続され、ブロック回路５０５に接続される配線
が途中でパルス状に複数回折り曲げられたクロックスキ
ュー防止用配線５０６を介してい配線されている。一
方、ドライバ５０３の出力端はブロック回路５０７およ
び５０８のクロック端子ＣＫにそれぞれ接続されて構成
されている。
によるスキュー低減の回路図を示した図５を参照する
と、クロック入力端子５０１はドライバ５０２および５
０３にそれぞれ接続され、ドライバ５０２の出力端はブ
ロック回路５０４および５０５のクロック端子ＣＫにそ
れぞれ接続され、ブロック回路５０５に接続される配線
が途中でパルス状に複数回折り曲げられたクロックスキ
ュー防止用配線５０６を介してい配線されている。一
方、ドライバ５０３の出力端はブロック回路５０７およ
び５０８のクロック端子ＣＫにそれぞれ接続されて構成
されている。
【０００５】上述したクロックスキュー防止用配線５０
６は、この図ではブロック５０５の配線にしか用いられ
ていないが、他の個所にも配置される所定のブロック回
路間にも適宜挿入接続され、特定の信号配線の長さで所
定の遅延量を与えることによってスキューの低減を行な
う配線手段である。
６は、この図ではブロック５０５の配線にしか用いられ
ていないが、他の個所にも配置される所定のブロック回
路間にも適宜挿入接続され、特定の信号配線の長さで所
定の遅延量を与えることによってスキューの低減を行な
う配線手段である。
【０００６】このクロックスキュー防止用配線５０６の
ための領域（配線補正領域）は、配置配線設計時に半導
体集積回路の素子配置領域内に予め確保される。
ための領域（配線補正領域）は、配置配線設計時に半導
体集積回路の素子配置領域内に予め確保される。
【０００７】クロックスキューの他の従来例が特開平４
ー６４２６３号公報に記載されている。同公報記載のド
ライバ選択によるスキュー低減のチップ構成図示した図
６を参照すると、この方法は、ゲートアレイのマスタチ
ップ６０１の周辺部にＩ／Ｏバッファを配置したＩ／Ｏ
バッファ領域６０２と、この領域６０２の対向する両辺
の一部に外部から供給されるクロック信号を駆動するプ
リドライバセル６０３ａおよび６０３ｂと、これらのプ
リドライバ６０３ａおよび６０３ｂから供給されるクロ
ック信号を内部領域のクロック配線６０４ａおよび６０
４ｂに分配するメインドライバ６０５ａおよび６０５ｂ
とからなる構造を備えてなる。
ー６４２６３号公報に記載されている。同公報記載のド
ライバ選択によるスキュー低減のチップ構成図示した図
６を参照すると、この方法は、ゲートアレイのマスタチ
ップ６０１の周辺部にＩ／Ｏバッファを配置したＩ／Ｏ
バッファ領域６０２と、この領域６０２の対向する両辺
の一部に外部から供給されるクロック信号を駆動するプ
リドライバセル６０３ａおよび６０３ｂと、これらのプ
リドライバ６０３ａおよび６０３ｂから供給されるクロ
ック信号を内部領域のクロック配線６０４ａおよび６０
４ｂに分配するメインドライバ６０５ａおよび６０５ｂ
とからなる構造を備えてなる。
【０００８】この構造によれば、それぞれ相異なる位相
のクロック信号に対応する分のプリドライバおよびメイ
ンドライバからなるクロック駆動回路が、予めマスタチ
ップ６０１のＩ／Ｏバッファ領域内に埋め込まれるとと
もに、所定の位相をもつクロック信号および相異なる位
相をもつ複数のクロック信号分のクロック分配セルをス
ライスパターンとして用意しておき、駆動力に応じてプ
リドライバ６０３ａおよび６０３ｂ、メインドライバ６
０５ａおよび６０５ｂの回路数を切り換えることにより
ユーザーが要求する回路に適したクロックの相数、ファ
ンアウト数を選択し、スキューの低減が出来るようにし
たものである。
のクロック信号に対応する分のプリドライバおよびメイ
ンドライバからなるクロック駆動回路が、予めマスタチ
ップ６０１のＩ／Ｏバッファ領域内に埋め込まれるとと
もに、所定の位相をもつクロック信号および相異なる位
相をもつ複数のクロック信号分のクロック分配セルをス
ライスパターンとして用意しておき、駆動力に応じてプ
リドライバ６０３ａおよび６０３ｂ、メインドライバ６
０５ａおよび６０５ｂの回路数を切り換えることにより
ユーザーが要求する回路に適したクロックの相数、ファ
ンアウト数を選択し、スキューの低減が出来るようにし
たものである。
【０００９】
【発明が解決しようとする課題】上述した従来のクロッ
クスキュー低減方法において、一方の例で説明した、特
定のパスの配線を長くしたり配線幅を太くする方法で
は、スキューの低減は可能となるが、予め全てのブロッ
ク回路に別途配線補正領域をもたせることが必要となり
著しい面積の増加を招く。また他方の従来例の場合で説
明した、クロックドライバ回路を予めマスタチップに埋
め込んでおき、後でユーザーの必要とする回路に最適な
クロックドライバを選択する方法では、マスタチップに
埋め込んだクロックドライバの駆動能力は調節できて
も、ブロック回路にクロックが入力するまでに通過する
何段かのクロックドライバの駆動能力には言及されてい
ないため、大まかなスキューの低減しかできない。本発
明の目的は、上述した欠点に鑑みなされたものであり、
ゲートアレイにおいて、クロック信号をクロックツリー
方式で自動配置配線した後になお発生するクロックスキ
ューの低減方法を提供することにある。
クスキュー低減方法において、一方の例で説明した、特
定のパスの配線を長くしたり配線幅を太くする方法で
は、スキューの低減は可能となるが、予め全てのブロッ
ク回路に別途配線補正領域をもたせることが必要となり
著しい面積の増加を招く。また他方の従来例の場合で説
明した、クロックドライバ回路を予めマスタチップに埋
め込んでおき、後でユーザーの必要とする回路に最適な
クロックドライバを選択する方法では、マスタチップに
埋め込んだクロックドライバの駆動能力は調節できて
も、ブロック回路にクロックが入力するまでに通過する
何段かのクロックドライバの駆動能力には言及されてい
ないため、大まかなスキューの低減しかできない。本発
明の目的は、上述した欠点に鑑みなされたものであり、
ゲートアレイにおいて、クロック信号をクロックツリー
方式で自動配置配線した後になお発生するクロックスキ
ューの低減方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明のクロックスキュ
ー低減方法の特徴は、半導体チップの同一基板上に、所
定のクロック信号を分配するクロックドライバ群とこれ
らのドライバ群から前記クロック信号が供給されるブロ
ック回路群と論理ゲート群とが所定の論理回路を構成す
るように自動配置配線されるゲートアレイ方式の半導体
集積回路であって、前記クロック信号が複数系統に分割
されそれぞれの系統ごとに前記クロックドライバが複数
段ずつ従属接続されて少なくとも１つの前記ブロック回
路に供給され、前記クロックドライバおよび所定の前記
ブロック回路間の配線を引き回して前記クロック信号の
遅延時間を調整することによりこの遅延時間を所定の前
記系統間で等しくするクロックスキュー低減方法におい
て、全ての前記クロックドライバ群がそれぞれ駆動能力
の最も大きい最大駆動能力ドライバとしてあらかじめ配
置され、前記複数系統のうち初段の前記クロックドライ
バから前記ブロック回路までの遅延量が最大になる系統
のパスに合せて残りの系統のパスの前記最大駆動能力ド
ライバを、このドライバよりも面積および駆動能力がと
もに小さい小駆動能力ドライバに差し替えてタイミング
調整をすることにある。
ー低減方法の特徴は、半導体チップの同一基板上に、所
定のクロック信号を分配するクロックドライバ群とこれ
らのドライバ群から前記クロック信号が供給されるブロ
ック回路群と論理ゲート群とが所定の論理回路を構成す
るように自動配置配線されるゲートアレイ方式の半導体
集積回路であって、前記クロック信号が複数系統に分割
されそれぞれの系統ごとに前記クロックドライバが複数
段ずつ従属接続されて少なくとも１つの前記ブロック回
路に供給され、前記クロックドライバおよび所定の前記
ブロック回路間の配線を引き回して前記クロック信号の
遅延時間を調整することによりこの遅延時間を所定の前
記系統間で等しくするクロックスキュー低減方法におい
て、全ての前記クロックドライバ群がそれぞれ駆動能力
の最も大きい最大駆動能力ドライバとしてあらかじめ配
置され、前記複数系統のうち初段の前記クロックドライ
バから前記ブロック回路までの遅延量が最大になる系統
のパスに合せて残りの系統のパスの前記最大駆動能力ド
ライバを、このドライバよりも面積および駆動能力がと
もに小さい小駆動能力ドライバに差し替えてタイミング
調整をすることにある。
【００１１】また、前記クロックドライバ群が、ｎ（ｎ
は１以上の自然数）段のクロックツリー状に構成され、
第ｎ−１段目の前記クロックドライバ群に番号ｍ（ｍは
１以上の自然数）を付しておき、ｍ番目の前記クロック
ドライバから前記ブロック回路までの各パスの伝達時間
を算出する第１のステップ、前記第１のステップで算出
した伝達時間から遅延最大パスを決定し、その他のパス
との間に発生するスキューを算出する第２のステップ、
第ｎ段目の前記クロックドライバ群のうち所定のクロッ
クドライバを前記第２ステップの遅延最大パスの遅延に
合うようにスキューに応じて前記小駆動能力ドライバに
差し替える第３のステップ、前記第１のステップから前
記第３のステップまでを全ての第ｎ−１段目の前記クロ
ックドライバ群について繰り返す第４のステップ、前記
第ｎ段を第ｎ−１段に置き換えて前記第１のステップか
ら前記第４のステップまでを実行し、前記第ｎ段が第１
段になったところで終了する第５のステップ、を有す
る。
は１以上の自然数）段のクロックツリー状に構成され、
第ｎ−１段目の前記クロックドライバ群に番号ｍ（ｍは
１以上の自然数）を付しておき、ｍ番目の前記クロック
ドライバから前記ブロック回路までの各パスの伝達時間
を算出する第１のステップ、前記第１のステップで算出
した伝達時間から遅延最大パスを決定し、その他のパス
との間に発生するスキューを算出する第２のステップ、
第ｎ段目の前記クロックドライバ群のうち所定のクロッ
クドライバを前記第２ステップの遅延最大パスの遅延に
合うようにスキューに応じて前記小駆動能力ドライバに
差し替える第３のステップ、前記第１のステップから前
記第３のステップまでを全ての第ｎ−１段目の前記クロ
ックドライバ群について繰り返す第４のステップ、前記
第ｎ段を第ｎ−１段に置き換えて前記第１のステップか
ら前記第４のステップまでを実行し、前記第ｎ段が第１
段になったところで終了する第５のステップ、を有す
る。
【００１２】さらに、前記最大駆動能力ドライバを小駆
動能力ドライバに差し替えて生じたスペースに遅延補正
用配線パターンを配置し、この遅延補正用配線パターン
によるタイミング調整および前記差し替えで得られたタ
イミング調整を併せて用いることができる。
動能力ドライバに差し替えて生じたスペースに遅延補正
用配線パターンを配置し、この遅延補正用配線パターン
によるタイミング調整および前記差し替えで得られたタ
イミング調整を併せて用いることができる。
【００１３】さらにまた、前記遅延補正用配線パターン
として、前記最大駆動能力ドライバを前記小駆動能力ド
ライバに差し替えて生じたドライバサイズの差分のスペ
ースに配線を任意の形状に引き回した第１のパターンお
よび前記配線に用いる金属層を前記スペース一面に配設
した第２のパターンを用いるとともに、前記金属層とは
異なる層に任意の形状の配線を配設し、この任意の形状
の配線と前記第１または前記第２のパターンとの配線間
の寄生容量を用いて遅延を発生させた第１または第２の
複合のパターンをそれぞれ単独に、または混在して前記
小駆動能力ドライバの出力と接続し、前記ドライバの差
し替えで残されたスキューを補正することもできる。
として、前記最大駆動能力ドライバを前記小駆動能力ド
ライバに差し替えて生じたドライバサイズの差分のスペ
ースに配線を任意の形状に引き回した第１のパターンお
よび前記配線に用いる金属層を前記スペース一面に配設
した第２のパターンを用いるとともに、前記金属層とは
異なる層に任意の形状の配線を配設し、この任意の形状
の配線と前記第１または前記第２のパターンとの配線間
の寄生容量を用いて遅延を発生させた第１または第２の
複合のパターンをそれぞれ単独に、または混在して前記
小駆動能力ドライバの出力と接続し、前記ドライバの差
し替えで残されたスキューを補正することもできる。
【００１４】
【作用】本発明のクロックスキュー低減方法では、まず
多数の小駆動能力のクロックドライバをセルライブラリ
として準備しておき、クロックツリー手法を用いて遅延
の最も発生しにくい最大駆動能力のクロックドライバ
（以下、最大駆動能力ドライバと称す）を配置し、各ブ
ロック回路との配線を行う。その後、更に残ったスキュ
ーを低減するために、自動ツールにて遅延最大パスを探
索、これを基準としてそれよりも負荷の小さいパスに配
置されている最大駆動能力のドライバ回路をより駆動能
力の小さいドライバ（以下、小駆動能力ドライバと称
す）を含む回路へと差し替えることでスキューを低減す
るようにしたものである。ここで駆動能力の小さいドラ
イバを含む回路とは、小駆動能力ドライバとスペースに
配置する遅延補正用の配線パターンとを含んだ回路をい
う。
多数の小駆動能力のクロックドライバをセルライブラリ
として準備しておき、クロックツリー手法を用いて遅延
の最も発生しにくい最大駆動能力のクロックドライバ
（以下、最大駆動能力ドライバと称す）を配置し、各ブ
ロック回路との配線を行う。その後、更に残ったスキュ
ーを低減するために、自動ツールにて遅延最大パスを探
索、これを基準としてそれよりも負荷の小さいパスに配
置されている最大駆動能力のドライバ回路をより駆動能
力の小さいドライバ（以下、小駆動能力ドライバと称
す）を含む回路へと差し替えることでスキューを低減す
るようにしたものである。ここで駆動能力の小さいドラ
イバを含む回路とは、小駆動能力ドライバとスペースに
配置する遅延補正用の配線パターンとを含んだ回路をい
う。
【００１５】
【実施例】まず、本発明の第１の実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１６】図１（ａ）は、本発明の第１の実施例にお
けるクロックドライバを４段構成にしたクロックツリー
の要部の回路図である。この図においてはドライバは全
て最大駆動能力バッファが配置されている。図１（ａ）
を参照すると、最大駆動能力ドライバ１１の出力端が最
大駆動能力ドライバ２１および２２にそれぞれ接続さ
れ、最大駆動能力ドライバ２１の出力端は、最大駆動能
力ドライバ３１および３２にそれぞれ接続される。最大
駆動能力ドライバ３１の出力端は、高駆動能力ドライバ
４１と４２と４３とにそれぞれ接続される。高駆動能力
ドライバ４１の出力端はブロック回路５１のクロック入
力端子ＣＫに接続され、最大駆動能力ドライバ４２の出
力端はブロック回路５２のクロック入力端子ＣＫに接続
され、最大駆動能力ドライバ４３の出力端はブロック回
路５３のクロック入力端子ＣＫに接続される。
けるクロックドライバを４段構成にしたクロックツリー
の要部の回路図である。この図においてはドライバは全
て最大駆動能力バッファが配置されている。図１（ａ）
を参照すると、最大駆動能力ドライバ１１の出力端が最
大駆動能力ドライバ２１および２２にそれぞれ接続さ
れ、最大駆動能力ドライバ２１の出力端は、最大駆動能
力ドライバ３１および３２にそれぞれ接続される。最大
駆動能力ドライバ３１の出力端は、高駆動能力ドライバ
４１と４２と４３とにそれぞれ接続される。高駆動能力
ドライバ４１の出力端はブロック回路５１のクロック入
力端子ＣＫに接続され、最大駆動能力ドライバ４２の出
力端はブロック回路５２のクロック入力端子ＣＫに接続
され、最大駆動能力ドライバ４３の出力端はブロック回
路５３のクロック入力端子ＣＫに接続される。
【００１７】最大駆動能力ドライバ３２の出力端は、最
大駆動能力ドライバ４４および４５にそれぞれ接続され
る。最大駆動能力ドライバ４４の出力端はブロック回路
５４のクロック入力端子ＣＫに接続され、最大駆動能力
ドライバ４５の出力端はブロック回路５５のクロック入
力端子ＣＫに接続される。
大駆動能力ドライバ４４および４５にそれぞれ接続され
る。最大駆動能力ドライバ４４の出力端はブロック回路
５４のクロック入力端子ＣＫに接続され、最大駆動能力
ドライバ４５の出力端はブロック回路５５のクロック入
力端子ＣＫに接続される。
【００１８】最大駆動能力ドライバ３３の出力端は、最
大駆動能力ドライバ４６と４７と４８とにそれぞれ接続
され、最大駆動能力ドライバ４６の出力端はブロック回
路５６クロック入力端子ＣＫに接続され、最大駆動能力
ドライバ４７の出力端はブロック回路５７のクロック入
力端子ＣＫに接続され、最大駆動能力ドライバ４８の出
力端はブロック回路５８のクロック入力端子ＣＫに接続
されて構成されている。
大駆動能力ドライバ４６と４７と４８とにそれぞれ接続
され、最大駆動能力ドライバ４６の出力端はブロック回
路５６クロック入力端子ＣＫに接続され、最大駆動能力
ドライバ４７の出力端はブロック回路５７のクロック入
力端子ＣＫに接続され、最大駆動能力ドライバ４８の出
力端はブロック回路５８のクロック入力端子ＣＫに接続
されて構成されている。
【００１９】図１（ｂ）は本実施例のクロックスキュー
低減方法により図１（ａ）のスキューを低減した状態を
示す回路図である。図１（ｂ）を参照すると、図１
（ａ）との相違点はスキュー調整により、第２段目から
ブロック回路までのスキューが最大になるパスに合せて
他の枝ツリーのパスが等しくなるように小駆動能力ドラ
イバに差し替えてあることである。すなわち、最大駆動
ドライバ２２，３２，３３，４１，４３，４４，４６，
４８がそれぞれ小駆動能力ドライバ２２ａ，３２ａ，３
３ａ，４１ａ，４３ａ，４４ａ，４６ａ，４８ａに差し
替えられている。それ以外の構成要素は同じであるから
ここでの説明は省略する。
低減方法により図１（ａ）のスキューを低減した状態を
示す回路図である。図１（ｂ）を参照すると、図１
（ａ）との相違点はスキュー調整により、第２段目から
ブロック回路までのスキューが最大になるパスに合せて
他の枝ツリーのパスが等しくなるように小駆動能力ドラ
イバに差し替えてあることである。すなわち、最大駆動
ドライバ２２，３２，３３，４１，４３，４４，４６，
４８がそれぞれ小駆動能力ドライバ２２ａ，３２ａ，３
３ａ，４１ａ，４３ａ，４４ａ，４６ａ，４８ａに差し
替えられている。それ以外の構成要素は同じであるから
ここでの説明は省略する。
【００２０】上述したように図１（ａ）のツリーはスキ
ュー調整が終った状態の図であり、図１（ｂ）は最大駆
動バッファを一部小駆動能力ドライバに差し替えた状態
の図であるが、これらの図に併せて、スキュー低減を得
るためのドライバ差し替え手順をフローチャートで示し
た図３を参照すると、まず、クロックツリー手法で自動
配置配線を行う（図３−３０１）。このとき配置される
ドライバは全て高駆動能力ドライバである。また、ツリ
ーの段数をｎ（ｎ＝１，２，……）とし、この例では４
段であるからｎ＝４とし、さらに、４段目のドライバを
除き、各段ごとのドライバの番号をｍ（ｍ＝１，２，
…）とする。
ュー調整が終った状態の図であり、図１（ｂ）は最大駆
動バッファを一部小駆動能力ドライバに差し替えた状態
の図であるが、これらの図に併せて、スキュー低減を得
るためのドライバ差し替え手順をフローチャートで示し
た図３を参照すると、まず、クロックツリー手法で自動
配置配線を行う（図３−３０１）。このとき配置される
ドライバは全て高駆動能力ドライバである。また、ツリ
ーの段数をｎ（ｎ＝１，２，……）とし、この例では４
段であるからｎ＝４とし、さらに、４段目のドライバを
除き、各段ごとのドライバの番号をｍ（ｍ＝１，２，
…）とする。
【００２１】続いて、以下の処理を自動ツールにて行
う。まず、ｎ−１段目、すなわち３段目の最大駆動能力
ドライバ３１、３２および３３にそれぞれ番号ｍをつけ
る（図３−３０２）。
う。まず、ｎ−１段目、すなわち３段目の最大駆動能力
ドライバ３１、３２および３３にそれぞれ番号ｍをつけ
る（図３−３０２）。
【００２２】例えば、番号ｍ＝１（初期値）をつけた最
大駆動能力ドライバ３１を起点として、その枝ドライバ
である最大駆動能力ドライバ４１、４２および４３を通
りブロック回路５１、５２および５３に達するまでのそ
れぞれの伝達時間を検出する（図３−３０３）。このと
き、４段目の最大駆動能力ドライバ４２を含むパスの伝
達時間が一番大きかったとする（遅延最大パス）。
大駆動能力ドライバ３１を起点として、その枝ドライバ
である最大駆動能力ドライバ４１、４２および４３を通
りブロック回路５１、５２および５３に達するまでのそ
れぞれの伝達時間を検出する（図３−３０３）。このと
き、４段目の最大駆動能力ドライバ４２を含むパスの伝
達時間が一番大きかったとする（遅延最大パス）。
【００２３】そこでこの最大駆動能力ドライバ４２を含
むパスと他の４段目の最大駆動能力ドライバ４１および
４３を含むパスとのスキューをそれぞれ算出する（図３
−３０４）する。
むパスと他の４段目の最大駆動能力ドライバ４１および
４３を含むパスとのスキューをそれぞれ算出する（図３
−３０４）する。
【００２４】この算出結果に基づき、それぞれのスキュ
ーの値に応じて４段目の最大駆動能力ドライバ４１およ
び４３を、予め用意しておいた小駆動能力のドライバ４
１ａおよび４３ａに差し替え、遅延量を遅延最大パスの
最大駆動能力ドライバ４１のパスに揃える（図３−３０
５）。
ーの値に応じて４段目の最大駆動能力ドライバ４１およ
び４３を、予め用意しておいた小駆動能力のドライバ４
１ａおよび４３ａに差し替え、遅延量を遅延最大パスの
最大駆動能力ドライバ４１のパスに揃える（図３−３０
５）。
【００２５】同様な操作を４段目の残りの全ての最大駆
動能力ドライバ４４および４５、最大駆動能力ドライバ
４６、４７、４８についても行って、最大駆動能力ドラ
イバ４４，４６および４８を小駆動能力ドライバ４６
ａ、４７ａ、４８ａに差し替える。すなわち、ｍが配置
されたドライバの最後の番号、この例ではｍ＝３まで繰
り返す（図３−３０６）。
動能力ドライバ４４および４５、最大駆動能力ドライバ
４６、４７、４８についても行って、最大駆動能力ドラ
イバ４４，４６および４８を小駆動能力ドライバ４６
ａ、４７ａ、４８ａに差し替える。すなわち、ｍが配置
されたドライバの最後の番号、この例ではｍ＝３まで繰
り返す（図３−３０６）。
【００２６】次に２段目の最大駆動能力ドライバ２１に
着目し、ドライバ２１の枝ドライバすなわち３段目の最
大駆動能力ドライバ３１，３２について考える。ドライ
バ２１を起点として最大駆動能力ドライバ３１，３２を
通りブロック回路５１…５５に達するまでの遅延を検出
し、最大駆動能力ドライバ３１を含むパスが遅延最大パ
スだったとする。このパスに他のパスの遅延を揃えるた
め、最大駆動能力ドライバ３２を小駆動能力ドライバ３
２ａに差し替える。
着目し、ドライバ２１の枝ドライバすなわち３段目の最
大駆動能力ドライバ３１，３２について考える。ドライ
バ２１を起点として最大駆動能力ドライバ３１，３２を
通りブロック回路５１…５５に達するまでの遅延を検出
し、最大駆動能力ドライバ３１を含むパスが遅延最大パ
スだったとする。このパスに他のパスの遅延を揃えるた
め、最大駆動能力ドライバ３２を小駆動能力ドライバ３
２ａに差し替える。
【００２７】同様にドライバ２２を起点として最大駆動
能力ドライバ３３を通りブロック回路５６…５８に達す
るまでの遅延を検出し、この図では省略した３段目の他
の最大駆動能力ドライバを含むパスが遅延最大パスだっ
たとすると、このパスに他のパスの遅延を揃えるため、
最大駆動能力ドライバ３３を小駆動能力ドライバ３３ａ
に差し替える（図３−３０７）。
能力ドライバ３３を通りブロック回路５６…５８に達す
るまでの遅延を検出し、この図では省略した３段目の他
の最大駆動能力ドライバを含むパスが遅延最大パスだっ
たとすると、このパスに他のパスの遅延を揃えるため、
最大駆動能力ドライバ３３を小駆動能力ドライバ３３ａ
に差し替える（図３−３０７）。
【００２８】最後に１段目の最大駆動能力ドライバ１１
に着目し、ドライバ１１の枝ドライバすなわち２段目の
最大駆動能力ドライバ２１，２２について考えると、ド
ライバ１１を起点として最大駆動能力ドライバ２１，２
２を通りブロック回路５１…５８に達するまでの遅延を
検出し、最大駆動能力ドライバ２１を含むパスが遅延最
大パスだったとする。このパスに最大駆動能力ドライバ
２２に接続されるパスの遅延を揃えるため、最大駆動能
力ドライバ２２を小駆動能力ドライバ２２ａに差し替え
て、各パス間のスキューを順次無くしていく（図３−３
０７）。この差し替えが終了すると、ｎ＝２になるから
このフローは全て終了する。
に着目し、ドライバ１１の枝ドライバすなわち２段目の
最大駆動能力ドライバ２１，２２について考えると、ド
ライバ１１を起点として最大駆動能力ドライバ２１，２
２を通りブロック回路５１…５８に達するまでの遅延を
検出し、最大駆動能力ドライバ２１を含むパスが遅延最
大パスだったとする。このパスに最大駆動能力ドライバ
２２に接続されるパスの遅延を揃えるため、最大駆動能
力ドライバ２２を小駆動能力ドライバ２２ａに差し替え
て、各パス間のスキューを順次無くしていく（図３−３
０７）。この差し替えが終了すると、ｎ＝２になるから
このフローは全て終了する。
【００２９】この時、ドライバの駆動能力のステップが
細かい程、補正できる遅延値が細かくなり、スキューも
小さく出来る。
細かい程、補正できる遅延値が細かくなり、スキューも
小さく出来る。
【００３０】本発明の第２の実施例におけるクロックド
ライバを４段構成にしたクロックツリーの要部の回路図
を示した図２を参照すると、第１の実施例との相違点
は、小駆動能力ドライバ２２ａ，３２ａ，３３ａ，４１
ａ，４３ａ，４６ａ，４８ａとそれぞれの次段との配線
にパルス波形状に複数回折り曲げた遅延補正用配線を挿
入配置したことである。すなわち、ブロックサイズの大
きな最大駆動能力ドライバをブロックサイズの小さな小
駆動能力ドライバに差し替えを行うと同時に生じるブロ
ックサイズの差分のスペースに、遅延補正用配線パター
ンＬ１…Ｌ８を配置したことを示している。
ライバを４段構成にしたクロックツリーの要部の回路図
を示した図２を参照すると、第１の実施例との相違点
は、小駆動能力ドライバ２２ａ，３２ａ，３３ａ，４１
ａ，４３ａ，４６ａ，４８ａとそれぞれの次段との配線
にパルス波形状に複数回折り曲げた遅延補正用配線を挿
入配置したことである。すなわち、ブロックサイズの大
きな最大駆動能力ドライバをブロックサイズの小さな小
駆動能力ドライバに差し替えを行うと同時に生じるブロ
ックサイズの差分のスペースに、遅延補正用配線パター
ンＬ１…Ｌ８を配置したことを示している。
【００３１】遅延補正用配線パターンとしては、ブロッ
クサイズの差分のスペースに配線を任意の形状で細密に
引き回した第１のパターンまたは配線に用いる金属層を
差分のスペース一面に配置した第２のパターンと、上述
の金属層とは異なる層に任意に配設した配線との間にそ
れぞれの寄生容量を作ることによって更なる遅延を発生
させた第１または第２パターンとの複合のパターンをそ
れぞれ単独に、または混在して小駆動能力ドライバの出
力と接続することで、ドライバの差し替えで残ってしま
ったスキューをもアナログ的に補正することが出来る。
すなわち、ドライバの差し替えによって生じたスペース
に遅延補正用配線を配置することで遅延の調整をよりき
め細かく行うことができる。
クサイズの差分のスペースに配線を任意の形状で細密に
引き回した第１のパターンまたは配線に用いる金属層を
差分のスペース一面に配置した第２のパターンと、上述
の金属層とは異なる層に任意に配設した配線との間にそ
れぞれの寄生容量を作ることによって更なる遅延を発生
させた第１または第２パターンとの複合のパターンをそ
れぞれ単独に、または混在して小駆動能力ドライバの出
力と接続することで、ドライバの差し替えで残ってしま
ったスキューをもアナログ的に補正することが出来る。
すなわち、ドライバの差し替えによって生じたスペース
に遅延補正用配線を配置することで遅延の調整をよりき
め細かく行うことができる。
【００３２】ドライバ差し替えによる遅延補正量を示し
た図４を参照すると、横軸に外部負荷容量値を、縦軸に
遅延量をそれぞれとり、最大駆動能力ドライバおよび小
駆動能力ドライバにつく外部負荷容量に対する遅延量の
変化を示している。例えばあるパスに存在する最大駆動
能力のドライバをある小駆動能力のドライバに差し替え
た場合、ドライバにつく外部負荷容量が１０ｐＦの時、
新たに６００ｐｓの遅延を生じさせることができた。よ
ってこの場合、６００ｐｓのスキューの補正が可能とな
る。一方、現状発生しているクロックスキューの最大値
は５００ｐｓであるので、０〜５００ｐｓまでの遅延を
任意に発生させるためには、異なる駆動能力のクロック
ドライバを数多くセルライブラリとして持ち、これらと
差し替えを行えばよい。
た図４を参照すると、横軸に外部負荷容量値を、縦軸に
遅延量をそれぞれとり、最大駆動能力ドライバおよび小
駆動能力ドライバにつく外部負荷容量に対する遅延量の
変化を示している。例えばあるパスに存在する最大駆動
能力のドライバをある小駆動能力のドライバに差し替え
た場合、ドライバにつく外部負荷容量が１０ｐＦの時、
新たに６００ｐｓの遅延を生じさせることができた。よ
ってこの場合、６００ｐｓのスキューの補正が可能とな
る。一方、現状発生しているクロックスキューの最大値
は５００ｐｓであるので、０〜５００ｐｓまでの遅延を
任意に発生させるためには、異なる駆動能力のクロック
ドライバを数多くセルライブラリとして持ち、これらと
差し替えを行えばよい。
【００３３】
【発明の効果】上述したように本発明のクロックスキュ
ー低減方法は、あらかじめ駆動能力の異なる多種類のク
ロックドライバをセルライブラリとして準備しておき、
はじめにクロックツリー手法を用いて遅延の最も発生し
にくい最大駆動能力のクロックドライバを配置して各ブ
ロック回路との配線を行い、次に、更に残ったスキュー
を低減するために、自動ツールにて遅延最大パスを探
索、これを基準としてそれよりも負荷の小さいパスに配
置されている最大駆動能力ドライバを小駆動能力ドライ
バと差し替えることでスキューを低減する様にしたの
で、クロックツリーの手法を使って配置配線を試みても
なお残ってしまったスキューや、マクロの配置によって
生じた配線禁止領域を迂回するための物理的制約から生
じたスキューを低減することが出来る。更に最大駆動能
力ドライバを基準としてそこから小駆動能力ドライバへ
と差し替えを行うので、回路の高速動作を保ちながらス
キューの低減をすることが出来る。
ー低減方法は、あらかじめ駆動能力の異なる多種類のク
ロックドライバをセルライブラリとして準備しておき、
はじめにクロックツリー手法を用いて遅延の最も発生し
にくい最大駆動能力のクロックドライバを配置して各ブ
ロック回路との配線を行い、次に、更に残ったスキュー
を低減するために、自動ツールにて遅延最大パスを探
索、これを基準としてそれよりも負荷の小さいパスに配
置されている最大駆動能力ドライバを小駆動能力ドライ
バと差し替えることでスキューを低減する様にしたの
で、クロックツリーの手法を使って配置配線を試みても
なお残ってしまったスキューや、マクロの配置によって
生じた配線禁止領域を迂回するための物理的制約から生
じたスキューを低減することが出来る。更に最大駆動能
力ドライバを基準としてそこから小駆動能力ドライバへ
と差し替えを行うので、回路の高速動作を保ちながらス
キューの低減をすることが出来る。
【図１】（ａ）本発明の第１の実施例であるクロックド
ライバ４段構成のクロックツリーの要部の回路図であ
る。 （ｂ）図１（ａ）のスキューを低減した状態を示す回路
図である。
ライバ４段構成のクロックツリーの要部の回路図であ
る。 （ｂ）図１（ａ）のスキューを低減した状態を示す回路
図である。
【図２】クロックドライバ差し替えのフローチャートで
ある。
ある。
【図３】第２の実施例におけるロックドライバを４段構
成に遅延補正用配線を加えたクロックツリーの要部の回
路図である。
成に遅延補正用配線を加えたクロックツリーの要部の回
路図である。
【図４】ドライバ差し替えによる遅延補正量を示した図
である。
である。
【図５】従来技術におけるクロックスキュー防止用配線
によるスキュー低減を示した回路図である。
によるスキュー低減を示した回路図である。
【図６】従来技術におけるドライバ選択によるスキュー
低減を示したチップ構成図である。
低減を示したチップ構成図である。
１１，２１，２２，３１〜３３，４１〜４８ 最大駆
動能力ドライバ ２２ａ，３２ａ，３３ａ，４１ａ，４３ａ，４４ａ，４
６ａ，４８ａ 小駆動能力ドライバ ５１〜５８ ブロック回路 ３０１〜３０７ フローチャートの処理ステップ ５０１ クロックの入力端子 ５０２，５０３ ドライバ回路 ５０４，５０５，５０７，５０８ ブロック回路 ５０６ クロックスキュー防止用配線 ６０１ マスタチップ ６０２ Ｉ／Ｏバッファ領域 ６０３ａ，６０３ｂ プリドライバセル ６０４ クロック信号配線 ６０５ａ，６０５ｂ メインドライバセル
動能力ドライバ ２２ａ，３２ａ，３３ａ，４１ａ，４３ａ，４４ａ，４
６ａ，４８ａ 小駆動能力ドライバ ５１〜５８ ブロック回路 ３０１〜３０７ フローチャートの処理ステップ ５０１ クロックの入力端子 ５０２，５０３ ドライバ回路 ５０４，５０５，５０７，５０８ ブロック回路 ５０６ クロックスキュー防止用配線 ６０１ マスタチップ ６０２ Ｉ／Ｏバッファ領域 ６０３ａ，６０３ｂ プリドライバセル ６０４ クロック信号配線 ６０５ａ，６０５ｂ メインドライバセル
Claims (4)
- 【請求項１】 半導体チップの同一基板上に、所定のク
ロック信号を分配するクロックドライバ群とこれらのド
ライバ群から前記クロック信号が供給されるブロック回
路群と論理ゲート群とが所定の論理回路を構成するよう
に自動配置配線されるゲートアレイ方式の半導体集積回
路であって、前記クロック信号が複数系統に分割されそ
れぞれの系統ごとに前記クロックドライバが複数段ずつ
従属接続されて少なくとも１つの前記ブロック回路に供
給され、前記クロックドライバおよび所定の前記ブロッ
ク回路間の配線を引き回して前記クロック信号の遅延時
間を調整することによりこの遅延時間を所定の前記系統
間で等しくするクロックスキュー低減方法において；全
ての前記クロックドライバ群がそれぞれ駆動能力の最も
大きい最大駆動能力ドライバとしてあらかじめ配置さ
れ、前記複数系統のうち初段の前記クロックドライバか
ら前記ブロック回路までの遅延量が最大になる系統のパ
スに合せて残りの系統のパスの前記最大駆動能力ドライ
バを、このドライバよりも面積および駆動能力がともに
小さい小駆動能力ドライバに差し替えてタイミング調整
をすることを特徴とするクロックスキュー低減方法。 - 【請求項２】 前記クロックドライバ群が、ｎ（ｎは１
以上の自然数）段のクロックツリー状に構成され、第ｎ
−１段目の前記クロックドライバ群に番号ｍ（ｍは１以
上の自然数）を付しておき、ｍ番目の前記クロックドラ
イバから前記ブロック回路までの各パスの伝達時間を算
出する第１のステップ、 前記第１のステップで算出した伝達時間から遅延最大パ
スを決定し、その他のパスとの間に発生するスキューを
算出する第２のステップ、 第ｎ段目の前記クロックドライバ群のうち所定のクロッ
クドライバを前記第２ステップの遅延最大パスの遅延に
合うようにスキューに応じて前記小駆動能力ドライバに
差し替える第３のステップ、 前記第１のステップから前記第３のステップまでを全て
の第ｎ−１段目の前記クロックドライバ群について繰り
返す第４のステップ、 前記第ｎ段を第ｎ−１段に置き換えて前記第１のステッ
プから前記第４のステップまでを実行し、前記第ｎ段が
第１段になったところで終了する第５のステップ、を有
する請求項１記載のクロックスキュー低減方法。 - 【請求項３】 前記最大駆動能力ドライバを小駆動能力
ドライバに差し替えて生じたスペースに遅延補正用配線
パターンを配置し、この遅延補正用配線パターンによる
タイミング調整および前記差し替えで得られたタイミン
グ調整を併せて用いる請求項１または２記載のクロック
スキュー低減方法。 - 【請求項４】 前記遅延補正用配線パターンとして、前
記最大駆動能力ドライバを前記小駆動能力ドライバに差
し替えて生じたドライバサイズの差分のスペースに配線
を任意の形状に引き回した第１のパターンおよび前記配
線に用いる金属層を前記スペース一面に配設した第２の
パターンを用いるとともに、前記金属層とは異なる層に
任意の形状の配線を配設し、この任意の形状の配線と前
記第１または前記第２のパターンとの配線間の寄生容量
を用いて遅延を発生させた第１または第２の複合のパタ
ーンをそれぞれ単独に、または混在して前記小駆動能力
ドライバの出力と接続し、前記ドライバの差し替えで残
されたスキューを補正する請求項３記載のクロックスキ
ュー低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072934A JP2701779B2 (ja) | 1995-03-30 | 1995-03-30 | クロックスキュー低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072934A JP2701779B2 (ja) | 1995-03-30 | 1995-03-30 | クロックスキュー低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274260A JPH08274260A (ja) | 1996-10-18 |
| JP2701779B2 true JP2701779B2 (ja) | 1998-01-21 |
Family
ID=13503701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072934A Expired - Lifetime JP2701779B2 (ja) | 1995-03-30 | 1995-03-30 | クロックスキュー低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701779B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191610A (ja) | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体集積回路装置 |
| JP2001332693A (ja) | 2000-05-23 | 2001-11-30 | Nec Corp | バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法 |
| JP2002041591A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | クロック分配回路の配置配線方法、クロック分配回路の製造方法、半導体装置の製造方法、クロック分配回路、および半導体装置 |
| US20060044016A1 (en) * | 2004-08-24 | 2006-03-02 | Gasper Martin J Jr | Integrated circuit with signal skew adjusting cell selected from cell library |
| CN105989197B (zh) * | 2015-01-28 | 2019-06-11 | 京微雅格（北京）科技有限公司 | 基于sat算法的时钟树布线方法 |
-
1995
- 1995-03-30 JP JP7072934A patent/JP2701779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274260A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |