JP2002041591A - クロック分配回路の配置配線方法、クロック分配回路の製造方法、半導体装置の製造方法、クロック分配回路、および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロックスキューの調整を高精度かつ容易に
行うことを可能にする。 【解決手段】 クロック分配回路の回路設計が行われ
（Ｓ１）、つぎにクロック分配回路を含むチップ全体の
配置配線が行われる（Ｓ２）。つづいて、クロックスキ
ューの値が計算され（Ｓ３）、計算されたクロックスキ
ューが目標値以下であるか否かが判定される（Ｓ４）。
クロックスキューが目標値以下でない場合には、一部の
ドライバ素子の出力を切断または接続することにより、
クロックスキューが調整される（Ｓ５１）。クロックス
キューが目標値以下となるまで、ステップＳ３，Ｓ４，
Ｓ５１の処理が反復される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック分配回
路の配置配線方法、クロック分配回路の製造方法、半導
体装置の製造方法、クロック分配回路、および半導体装
置に関し、特に、クロックスキューの調整を高精度かつ
容易に行うための改良に関する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）では、当該回
路に含まれるすべての順序素子（例えば、フリップフロ
ップ）に同時にクロックを供給することは容易ではな
く、順序素子の間で、供給を受けるクロックに時間差が
生じる。この時間差は、クロックスキューと称される。
特に、ＬＳＩを高速度で動作させる場合には、クロック
スキューはきわめて小さい値である必要があり、高精度
でのクロックスキューの調整が要求される。

【０００３】クロックスキューの要因として、順序素子
が配置される位置の不均一性、隣接する配線の間での配
線長の差あるいは層間配線の交差率の差による配線容量
の不均一性等が挙げられる。そのため、クロックスキュ
ーが小さいクロック分配回路を設計するためには、まず
クロックの供給を受ける回路（本明細書では、「負荷回
路」と記載する）の配置および配線（当分野では、双方
が「配置配線(placement and routing)」と総称され
る）を行い、その後にクロック分配回路を設計するのが
望ましい。しかしながら、クロック分配回路は半導体チ
ップの全体に分布するように配設されるため、クロック
分配回路の設計が終了しない限り、最終的な配置配線は
確定しないという本質的な矛盾が存在する。

【０００４】従来のクロック分配回路のレイアウト設計
方法として、特開平９−２６９８４７号公報に記載され
る技術が知られている。この従来技術では、クロック分
配回路を構成するドライバ素子の各々の位置に、特性の
異なる２個以上のドライバ素子を配置し、いずれか１つ
を選択することでクロックスキューの調整が行われる。

【０００５】図１０は、この従来技術によるクロックス
キュー調整前のクロック分配回路の構成を示す回路図で
ある。このクロック分配回路では、入力されるクロック
ＣＬＫは、縦列接続（すなわちカスケード接続）された
ドライバ素子４ａ，４ｂ，４ｃを有するプリドライバ回
路１を通じて、ドライバ素子４ｄ〜４ｉを有するメイン
ドライバ回路２へ分配される。メインドライバ回路２
は、順序素子７ａ〜７ｇと、メインドライバ回路２と順
序素子７ａ〜７ｇとをつなぐクロック配線とを有する負
荷回路３へ、クロックを供給する。初段に位置するプリ
ドライバ回路１と最終段に位置するメインドライバ回路
２とは、縦列接続されている。

【０００６】図１１はクロックスキュー調整後のクロッ
ク分配回路の構成を示す回路図である。図１１の例で
は、メインドライバ回路２に属するドライバ素子４ｄ，
４ｅが、駆動能力と入力容量とがより大きいドライバ素
子５ａ，５ｂに置き換えられ、さらに、ドライバ素子４
ｇ，４ｈが駆動能力と入力容量とがより小さいドライバ
素子６ａ，６ｂへ置き換えられることによって、クロッ
クスキューが調整されている。

【０００７】図１２は、上記の従来技術によるクロック
分配回路の配置配線方法の手順を示すフローチャートで
ある。この方法では、まず、クロック分配回路の回路設
計が行われ（Ｓ１）、つぎにクロック分配回路を含むチ
ップ全体の配置配線が行われる（Ｓ２）。ステップＳ２
の段階では、クロック分配回路の配置配線は、仮の配置
配線である。つづいて、クロックスキューの値が計算さ
れ（Ｓ３）、計算されたクロックスキューが目標値以下
であるか否かが判定される（Ｓ４）。

【０００８】ステップＳ４の判定において、クロックス
キューが目標値以下でない場合には、一部のドライバ素
子を駆動能力および入力容量の異なる別のドライバ素子
へ置き換えることにより、クロックスキューが調整され
る（Ｓ５）。その後、ドライバ素子の置き換えにともな
って必要となる配置配線の修正が行われ（Ｓ６）、再
度、クロックスキューが目標値以下であるか否かが判定
される（Ｓ３，Ｓ４）。ステップＳ４の判定において、
クロックスキューが目標値以下となった場合には、処理
は終了する。このように、従来の技術では、駆動能力お
よび入力容量が異なるドライバ素子の間で置換を行うこ
とによってクロックスキューの調整が行われる。

【０００９】

【発明が解決しようとする課題】ところで、上記した従
来技術では、ドライバ素子が入力容量の異なる別のドラ
イバ素子に置き換えられるので、その前段の回路からみ
た回路特性が変化する。その結果、ドライバ素子の置き
換えにともなって、前段の回路をも修正することが必要
となる場合がある。また、一般に入力端（すなわち入力
ピン）および出力端（すなわち出力ピン）のレイアウト
位置が異なるドライバ素子への置換が行われるので、ド
ライバ素子の置換にともなって、配線の修正も必要とな
る。このように、ドライバ素子の置き換えを行うたび
に、配置配線の大幅な修正が必要になる場合があり、そ
れによって設計に要する時間が増大するという問題点が
あった。さらに加えて、配置配線の修正にともなって、
クロックスキューの要因が変更されるので、クロックス
キューの高精度の調整が困難であるという問題点があっ
た。

【００１０】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、クロックスキ
ューの調整を高精度かつ容易に行うことを可能にするク
ロック分配回路の配置配線方法、クロック分配回路の製
造方法、半導体装置の製造方法、クロック分配回路、お
よび半導体装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】第１の発明の方法は、ク
ロックを受信し負荷回路へ供給するクロック分配回路の
配置配線方法であって、(a) 前記クロック分配回路を構
成し入力容量が共通する素子群を仮に配置配線する工程
と、(b) クロックスキューの評価値が目標値以下となる
まで、前記素子群に属する素子を、駆動能力が異なる複
数のドライバ素子、出力端が開放されたドライバ素子、
および入力端と安定電位線の間に介挿される容量素子、
から成る群から選択され互いに入力容量が共通する複数
の素子の間で選択的に置換する工程と、を備える。

【００１２】第２の発明の方法では、第１の発明のクロ
ック分配回路の配置配線方法において、前記工程(b)
が、前記クロックスキューの前記評価値が前記目標値以
下となるまで、前記素子群に属する素子を、ドライバ素
子と、当該ドライバ素子と同一で出力端が開放されたド
ライバ素子との間で、選択的に置換する。

【００１３】第３の発明の方法では、第１の発明のクロ
ック分配回路の配置配線方法において、前記工程(b)
が、前記クロックスキューの前記評価値が前記目標値以
下となるまで、前記素子群に属する素子を、入力容量が
共通するドライバ素子と、入力端と安定電位線の間に介
挿される容量素子との間で、選択的に置換する。

【００１４】第４の発明の方法では、第１の発明のクロ
ック分配回路の配置配線方法において、前記工程(b)
が、前記クロックスキューの前記評価値が前記目標値以
下となるまで、前記素子群に属する素子を、互いに駆動
能力が異なり入力容量が共通するとともに入力端と出力
端の位置が共通する複数のドライバ素子の間で選択的に
置換する。

【００１５】第５の発明の方法は、クロックを受信し負
荷回路へ供給するクロック分配回路の配置配線方法であ
って、(a) 前記クロック分配回路を構成し入力端と出力
端の位置が共通するドライバ素子群を仮に配置配線する
工程と、(b) クロックスキューの評価値が目標値以下と
なるまで、前記ドライバ素子群に属するドライバ素子
を、駆動能力が異なり入力端と出力端の位置が共通する
複数のドライバ素子の間で選択的に置換する工程と、を
備える。

【００１６】第６の発明の方法は、クロック分配回路の
製造方法であって、(A) 第１ないし第５のいずれかの発
明のクロック分配回路の配置配線方法を用いてクロック
分配回路を配置配線する工程と、(B) 前記工程で配置配
線された前記クロック分配回路を、半導体基板へ作り込
む工程と、を備える。

【００１７】第７の発明の方法は、半導体装置の製造方
法であって、(A) 第１ないし第５のいずれかの発明のク
ロック分配回路の配置配線方法を用いてクロック分配回
路を配置配線する工程と、(B) 前記工程で配置配線され
た前記クロック分配回路と、当該クロック分配回路によ
るクロックの供給を受ける負荷回路とを、半導体基板へ
作り込む工程と、を備える。

【００１８】第８の発明の装置は、クロックを受信し負
荷回路へ供給するクロック分配回路であって、駆動能力
が異なる複数のドライバ素子、出力端が開放されたドラ
イバ素子、および入力端と安定電位線の間に介挿される
容量素子、から成る群から選択され互いに入力容量が共
通する複数の素子を備える。

【００１９】第９の発明の装置では、第８の発明のクロ
ック分配回路において、前記複数の素子が、ドライバ素
子と、当該ドライバ素子と同一で出力端が開放されたド
ライバ素子とを含んでいる。

【００２０】第１０の発明の装置では、第８の発明のク
ロック分配回路において、前記複数の素子が、入力容量
が共通するドライバ素子と、入力端と安定電位線の間に
介挿される容量素子とを含んでいる。

【００２１】第１１の発明の装置では、第８の発明のク
ロック分配回路において、前記複数の素子が、互いに駆
動能力が異なり入力容量が共通するとともに入力端と出
力端の位置が共通する複数のドライバ素子を含んでい
る。

【００２２】第１２の発明の装置は、クロックを受信し
負荷回路へ供給するクロック分配回路であって、駆動能
力が異なり入力端と出力端の位置が共通する複数のドラ
イバ素子を備える。

【００２３】第１３の発明の装置は、半導体装置であっ
て、第８ないし第１２のいずれかの発明のクロック分配
回路と、前記クロック分配回路によるクロックの供給を
受ける負荷回路と、を備える。

【００２４】

【発明の実施の形態】実施の形態１．図１は、実施の形
態１によるクロック分配回路の配置配線方法の手順を示
すフローチャートである。この方法では、まずクロック
分配回路の回路設計が行われ（Ｓ１）、つぎにクロック
分配回路を含むチップ全体の配置配線が行われる（Ｓ
２）。ステップＳ２の段階では、クロック分配回路の配
置配線は、仮の配置配線である。この段階のクロック分
配回路は、例えば図１０に示したクロック分配回路と同
等である。図１０では、クロック分配回路は一括駆動方
式を採用しており、メインドライバ回路２に属するすべ
てのドライバ素子の出力が短絡している。

【００２５】つづいて、クロックスキューの値が計算
（すなわち評価）され（Ｓ３）、計算されたクロックス
キュー（すなわち評価値）が目標値以下であるか否かが
判定される（Ｓ４）。ステップＳ４の判定において、ク
ロックスキューが目標値以下でない場合には、一部のド
ライバ素子の出力を選択的に切断することにより、クロ
ックスキューが調整される（Ｓ５１）。すなわち、記憶
素子等の負荷回路の素子の不均一性、あるいは配線容量
の不均一性等を考慮することにより、駆動能力が必要以
上に大きいドライバ素子の出力を切断して、不必要な駆
動能力を削減することにより、クロックスキューの調整
が行われる。

【００２６】その後、クロックスキューが目標値以下で
あるか否かが再度判定される（Ｓ３，Ｓ４）。ステップ
Ｓ４の判定において、クロックスキューが目標値以下と
なった場合には、処理は終了する。図２は、処理が終了
した後のクロック分配回路の構成を例示する回路図であ
る。図２では、メインドライバ回路２に属するドライバ
素子４ｇ，４ｈの出力が切断されている。

【００２７】図１に戻って、ステップＳ５１では、一旦
切断されたドライバ素子の出力が接続される場合も有り
得る。また、ステップＳ２では、図１０のクロック分配
回路に代えて、一部のドライバ素子が切断されているク
ロック分配回路、例えば図２のクロック分配回路を、仮
の配置配線後のクロック分配回路としてもよい。

【００２８】なお、ドライバ素子の出力を切断すると
は、ドライバ素子の出力端に接続される配線を除去ない
し切断することである。それは同時に、ドライバ素子
を、出力端が開放された同一構造および同一形状のドラ
イバ素子へ置換することと等価でもある。したがって、
ステップＳ５１の処理は、ドライバ素子と、当該ドライ
バ素子と同一構造および同一形状で出力端が開放された
別のドライバ素子との間で、置換を行うことと等価であ
る。

【００２９】ステップＳ５１の前後において、出力が切
断または接続されるドライバ素子の入力容量には変化が
ない。したがって、出力が切断または接続されるドライ
バ素子が、例えば図２のメインドライバ回路２に属する
場合に、プリドライバ回路１から見たメインドライバ回
路２の入力容量の分布に変化はない。このため、ステッ
プＳ５１の処理の対象とされるドライバ素子の前段の回
路、例えばプリドライバ回路１を、ステップＳ５１の処
理にともなって変更する必要がない。なお、ステップＳ
５１の処理の対象とされるドライバ素子は、図２の例に
おいて、メインドライバ回路２に属するドライバ素子に
限る必要はなく、プリドライバ回路１に属するドライバ
素子であってもよい。

【００３０】また、ステップＳ５１では、ドライバ素子
の切断または接続のみ、言い換えると出力端が接続され
たドライバ素子と開放された同一のドライバ素子との間
での置換のみが行われるので、クロック分配回路の配線
の変更をほとんど必要としない。

【００３１】以上のように、本実施の形態の方法によれ
ば、出力を切断ないし接続したドライバ素子の前段の回
路を変更する必要がなく、また、クロック配線（すなわ
ち、クロック分配回路に属する配線）もほとんど変更を
要しないため、クロック分配回路の配置配線を、短時間
で容易に完了することができる。また、クロックスキュ
ーに影響を与える配置配線にほとんど変更がないため、
高精度でクロックスキューの調整を行うことが可能とな
るとともに、クロックスキューの調整のための試行数、
すなわちステップＳ３，Ｓ４，Ｓ５１のループを反復す
る回数を削減することができ、それによりクロックスキ
ューの調整に要する時間を短縮することが可能となる。

【００３２】従来技術に関してすでに述べたように、本
来から云えば、負荷回路の配置配線を先に行い、その後
にクロック分配回路を設計するのが望ましい。そこで、
図１の手順に代えて、図３のフローチャートが示すよう
に、負荷回路の配置のみを先に行っておき（Ｓ２１）、
その後にクロック分配回路の設計を行い（Ｓ１）、さら
にその後、クロック分配回路の配置配線および負荷回路
の配線を行っても良い（Ｓ２２）。

【００３３】図１または図３の処理は、コンピュータ上
で行われる処理であり、半導体プロセスを通じて、図１
または図３の処理の結果を半導体基板に反映させること
によって、実機としての半導体装置が完成する。図４
は、その手順の概略を示すフローチャートである。半導
体装置を製造するには、まず負荷回路の設計が行われ
（Ｓ１００）、その後、図１または図３に示した処理が
実行される（Ｓ１０１）。つづいて、半導体基板へ各種
の処理を行う半導体プロセスが実行される（Ｓ１０
２）。

【００３４】この半導体プロセスでは、図１または図３
の処理を通じて配置配線されたクロック分配回路と、こ
のクロック分配回路によりクロックの供給を受ける負荷
回路とが、半導体基板に作り込まれる。それによって、
クロックスキューが高精度に調整された半導体装置を得
ることができる。半導体基板は、バルクの半導体基板に
限られず、例えばＳＯＩ基板であってもよい。

【００３５】実施の形態２．図５は、実施の形態２によ
るクロック分配回路の配置配線方法の手順を示すフロー
チャートである。この方法は、ステップＳ４の判定にお
いて、クロックスキューが目標値以下でない場合には、
一部のドライバ素子をその入力容量と等しい容量を有す
る容量素子に置換することにより、クロックスキューが
調整される（Ｓ５２）点において、図１に示した方法と
は特徴的に異なる。

【００３６】図６は、例えば図１０の回路を仮の配置配
線（Ｓ２）の後のクロック分配回路とした場合に、図５
の処理が終了した後のクロック分配回路の構成を例示す
る回路図である。図６では、メインドライバ回路２に属
する２個のドライバ素子４ｇ，４ｈが、容量素子４３
ａ，４３ｂへ置換されている。ドライバ素子４ｇ，４ｈ
の代わりに配置される容量素子４３ａ，４３ｂは、安定
電位線と、ドライバ素子が置かれた場合の入力端との間
に介挿される。安定電位線とは、電源電位線との間に一
定の電位差を保持する配線、または電源電位線そのもの
であり、図６には電源電位線の一方としての接地電位線
である例が描かれている。

【００３７】ステップＳ５２では、一旦置換された容量
素子が再度ドライバ素子へ置換される場合も有り得る。
また、ステップＳ２では、図１０のクロック分配回路に
代えて、一部のドライバ素子が容量素子に置換されてい
るクロック分配回路、例えば図６のクロック分配回路
を、仮の配置配線後のクロック分配回路としてもよい。
したがって、ステップＳ５２は、入力容量が共通するド
ライバ素子と、入力端と安定電位線の間に介挿される容
量素子との間で、クロック分配回路に属する素子を選択
的に置換する工程であると、一般的に表現することがで
きる。

【００３８】実施の形態１のステップＳ５１と同様に、
ステップＳ５２の前後においても、互いに置換される素
子の入力容量には変化がない。したがって、置換される
素子が、例えば図６のメインドライバ回路２に属する場
合に、プリドライバ回路１から見たメインドライバ回路
２の入力容量の分布に変化はない。また、ステップＳ５
２では、ドライバ素子と容量素子との間の置換のみが行
われるので、クロック分配回路の配線の変更をほとんど
必要としない。なお、ステップＳ５２で置換される素子
は、図６の例において、メインドライバ回路２に属する
素子に限る必要はなく、プリドライバ回路１に属する素
子であってもよい。

【００３９】以上のように、本実施の形態の方法によれ
ば、置換される素子の前段の回路を変更する必要がな
く、また、クロック配線もほとんど変更を要しないた
め、クロック分配回路の配置配線を、短時間で容易に完
了することができる。また、クロックスキューに影響を
与える配置配線にほとんど変更がないため、高精度でク
ロックスキューの調整を行うことが可能となるととも
に、クロックスキューの調整のための試行数、すなわち
ステップＳ３，Ｓ４，Ｓ５２のループを反復する回数を
削減することができ、それによりクロックスキューの調
整に要する時間を短縮することが可能となる。さらに、
容量素子では、ドライバ素子と異なり、貫通電流が流れ
ないので、実施の形態１のクロック分配回路に比べて、
消費電流を節減することができる。

【００４０】なお、図５のステップＳ１，Ｓ２の処理
を、実施の形態１の図３のステップＳ２１，Ｓ１，Ｓ２
２へ置換することも当然に可能である。また、実施の形
態１の図４において、ステップＳ１０１の処理として、
図５の処理を実行することにより、図５の処理の結果を
反映したクロック分配回路とそのクロックの供給を受け
る負荷回路とを備える半導体装置を製造することが可能
である。

【００４１】実施の形態３．図７は、実施の形態３によ
るクロック分配回路の配置配線方法の手順を示すフロー
チャートである。この方法は、ステップＳ４の判定にお
いて、クロックスキューが目標値以下でない場合には、
一部のドライバ素子を、駆動能力が異なり入出力端のレ
イアウト位置が共通する別のドライバ素子へ置換するこ
とにより、クロックスキューが調整される（Ｓ５３）点
において、図１に示した方法とは特徴的に異なる。

【００４２】図８は、例えば図１０の回路を仮の配置配
線（Ｓ２）の後のクロック分配回路とした場合に、図７
の処理が終了した後のクロック分配回路の構成を例示す
る回路図である。図８では、メインドライバ回路２に属
する２個のドライバ素子４ｄ，４ｅが、駆動能力の高い
別のドライバ素子４１ａ，４１ｂへ置換されており、さ
らに別の２個のドライバ素子４ｇ，４ｈが、駆動能力の
低い別のドライバ素子４２ａ，４２ｂへ置換されてい
る。

【００４３】ステップＳ５３では、一旦置換されたドラ
イバ素子が、再度元のドライバ素子へ置換される場合も
有り得る。また、ステップＳ２では、図１０のクロック
分配回路に代えて、一部のドライバ素子が別のドライバ
素子に置換されているクロック分配回路、例えば図８の
クロック分配回路を、仮の配置配線後のクロック分配回
路としてもよい。したがって、ステップＳ５３は、互い
に駆動能力が異なり入力容量が共通するとともに入力端
と出力端の位置が共通する複数のドライバ素子の間で、
クロック分配回路に属する素子を選択的に置換する工程
であると、一般的に表現することができる。

【００４４】実施の形態１のステップＳ５１と同様に、
ステップＳ５３の前後においても、互いに置換される素
子の入力容量には変化がない。したがって、置換される
素子が、例えば図８のメインドライバ回路２に属する場
合に、プリドライバ回路１から見たメインドライバ回路
２の入力容量の分布に変化はない。また、ステップＳ５
３では、入力端と出力端のレイアウト位置が共通するド
ライバ素子の間での置換のみが行われるので、クロック
分配回路の配線の変更を全く必要としない。なお、ステ
ップＳ５３で置換される素子は、図８の例において、メ
インドライバ回路２に属する素子に限る必要はなく、プ
リドライバ回路１に属する素子であってもよい。

【００４５】以上のように、本実施の形態の方法によれ
ば、置換される素子の前段の回路を変更する必要がな
く、また、クロック配線の変更も要しないため、クロッ
ク分配回路の配置配線を、短時間で容易に完了すること
ができる。また、クロックスキューに影響を与える配置
配線にほとんど変更がないため、高精度でクロックスキ
ューの調整を行うことが可能となるとともに、クロック
スキューの調整のための試行数、すなわちステップＳ
３，Ｓ４，Ｓ５３のループを反復する回数を削減するこ
とができ、それによりクロックスキューの調整に要する
時間を短縮することが可能となる。

【００４６】さらに、駆動能力が様々に異なるドライバ
素子の間で置換を行うことにより、木目の細かいクロッ
クスキューの調整が可能となる。すなわち、クロックス
キューの調整を、さらに高い精度で行い得るという利点
が得られる。

【００４７】なお、図７のステップＳ１，Ｓ２の処理
を、実施の形態１の図３のステップＳ２１，Ｓ１，Ｓ２
２へ置換することも当然に可能である。また、実施の形
態１の図４において、ステップＳ１０１の処理として、
図７の処理を実行することにより、図７の処理の結果を
反映したクロック分配回路とそのクロックの供給を受け
る負荷回路とを備える半導体装置を製造することが可能
である。

【００４８】さらに、ステップＳ５３において、互いに
駆動能力が異なり入力容量が共通する複数のドライバ素
子の間で、クロック分配回路に属する素子を選択的に置
換してもよい。すなわち、置換されるドライバ素子の間
で、入力端と出力端の位置が必ずしも共通しなくてもよ
い。それによっても、置換されるドライバ素子の間で入
力容量が共通することに由来する利点は得られる。

【００４９】同様に、ステップＳ５３において、互いに
駆動能力が異なり入力端と出力端の位置が共通する複数
のドライバ素子の間で、クロック分配回路に属する素子
を選択的に置換してもよい。すなわち、置換されるドラ
イバ素子の間で、入力容量が必ずしも共通しなくてもよ
い。それによっても、置換されるドライバ素子の間で入
力端と出力端の位置が共通することに由来する利点は得
られる。

【００５０】実施の形態４．図７に示した実施の形態３
の方法は、図１０および図８に例示する一括駆動方式の
クロック分配回路だけでなく、クロックツリー方式のク
ロック分配回路にも適用可能である。図９は、図７の仮
の配置配線（Ｓ２）の後のクロック分配回路としてクロ
ックツリー方式のクロック分配回路を設定した場合に、
図７の処理が終了した後のクロック分配回路の構成を例
示する回路図である。

【００５１】図９のクロック分配回路では、複数のドラ
イバ素子がツリー状に縦列接続されており、負荷回路３
に属する素子は、メインドライバ回路部２に属するドラ
イバ素子ごとに負荷が均等となるように割り当てられて
いる。そして図９の例では、図７の処理の結果、メイン
ドライバ回路２に属する１個のドライバ素子が、駆動能
力の高い別のドライバ素子４１ａへ置換されており、さ
らに別の１個のドライバ素子が、駆動能力の低い別のド
ライバ素子４２ａへ置換されている。

【００５２】なお、適用対象がクロックツリー方式のク
ロック分配回路である場合においても、図７のステップ
Ｓ１，Ｓ２の処理を、実施の形態１の図３のステップＳ
２１，Ｓ１，Ｓ２２へ置換することは当然に可能であ
る。また、実施の形態１の図４において、ステップＳ１
０１の処理として、図７の処理を実行することにより、
図７の処理の結果を反映したクロックツリー方式のクロ
ック分配回路とそのクロックの供給を受ける負荷回路と
を備える半導体装置を製造することも可能である。

【００５３】さらに、適用対象がクロックツリー方式の
クロック分配回路である場合においても、ステップＳ５
３で、互いに駆動能力が異なり入力容量が共通する複数
のドライバ素子の間で、クロック分配回路に属する素子
を選択的に置換すすること、あるいは、互いに駆動能力
が異なり入力端と出力端の位置が共通する複数のドライ
バ素子の間で、クロック分配回路に属する素子を選択的
に置換することが可能である。

【００５４】変形例．実施の形態１〜４におけるステッ
プＳ５１〜Ｓ５３は、一つのクロック分配回路の配置配
線を行う中で、互いに同時にあるいは選択的に実施する
ことも可能である。すなわち、一般に図１または図３の
ステップＳ５１を反復的に実行する際に、ステップＳ５
１に代えて、ステップＳ５１〜Ｓ５３のいずれかを選択
的に実行してもよく、あるいはステップＳ５１〜Ｓ５３
を同時に実行しても良い。同時に実行するとは、例え
ば、あるドライバ素子は容量素子へ置換すると同時に、
別のあるドライバ素子は駆動能力の高いドライバ素子へ
置換するなどの処理を行うことを意味する。

【００５５】ステップＳ５１〜Ｓ５３をさらに一般化し
たこのような処理は、駆動能力が異なる複数のドライバ
素子、出力端が開放されたドライバ素子、および入力端
と安定電位線の間に介挿される容量素子、から成る群か
ら選択され互いに入力容量が共通する複数の素子の間
で、クロック分配回路に属する素子を選択的に置換する
工程であると、表現することができる。このような一般
的な処理では、選択の幅が広いという利点があるもの
の、実施の形態１〜４の各形態の方法では、処理がより
簡素であり、クロックスキューの調整を、より容易かつ
短時間に行い得るという利点が得られる。

【００５６】

【発明の効果】第１の発明の方法では、駆動能力が異な
り入力容量が共通する素子の間で置換を行うことによっ
てクロックスキューの調整が行われるので、置換される
素子の前段の回路への影響を排除して、容易かつ高精度
にクロックスキューの調整が行われ得る。

【００５７】第２の発明の方法では、ドライバ素子と、
当該ドライバ素子と同一で出力端が開放されたドライバ
素子との間で置換を行うこと、言い換えると、ドライバ
素子の出力端に接続される配線を選択的に切断または接
続することによってクロックスキューの調整が行われる
ので、配置配線の変更をほとんどともなうことなく、容
易かつ短時間にクロックスキューの調整が行われ得る。

【００５８】第３の発明の方法では、入力容量が共通す
るドライバ素子と容量素子との間で、置換を行うことに
よってクロックスキューの調整が行われるので、配置配
線の変更をほとんどともなうことなく、容易かつ短時間
にクロックスキューの調整が行われ得る。しかも、クロ
ックの伝達に寄与しない素子として、貫通電流を要しな
い容量素子が用いられるので、消費電流を節減すること
ができる。

【００５９】第４の発明の方法では、駆動能力が異なり
互いに入力容量が共通するとともに入力端と出力端の位
置が共通する複数のドライバ素子の間で、置換を行うこ
とによってクロックスキューの調整が行われるので、配
置配線の変更をほとんどともなうことなく、容易かつ短
時間に、さらに高精度でクロックスキューの調整が行わ
れ得る。また、クロックツリー型を含む幅広いクロック
分配回路に対しても適用が可能である。

【００６０】第５の発明の方法では、駆動能力が異なり
入力端と出力端の位置が共通する複数のドライバ素子の
間で、置換を行うことによってクロックスキューの調整
が行われるので、配置配線の変更をほとんどともなうこ
となく、容易かつ短時間にクロックスキューの調整が行
われ得る。また、クロックツリー型を含む幅広いクロッ
ク分配回路に対しても適用が可能である。

【００６１】第６の発明の方法では、第１ないし第５の
いずれかの発明の方法を用いて配置配線されたクロック
分配回路が、半導体基板へ作り込まれることによって、
クロック分配回路が製造されるので、クロックスキュー
が高精度に調整されたクロック分配回路を得ることがで
きる。

【００６２】第７の発明の方法では、第１ないし第５の
いずれかの発明の方法を用いて配置配線されたクロック
分配回路と、それによりクロックの供給を受ける負荷回
路とが、半導体基板へ作り込まれることによって、半導
体装置が製造されるので、クロックスキューが高精度に
調整された半導体装置を得ることができる。

【００６３】第８の発明の装置では、駆動能力が異なり
入力容量が共通する複数の素子が混在するので、高精度
に調整がなされたクロックスキューを実現することがで
きる。

【００６４】第９の発明の装置では、ドライバ素子と、
当該ドライバ素子と同一で出力端が開放されたドライバ
素子とが混在するので、簡単な構造で高精度に調整がな
されたクロックスキューを実現することができる。

【００６５】第１０の発明の装置では、入力容量が共通
するドライバ素子と容量素子とが混在するので、簡単な
構造で高精度に調整がなされたクロックスキューを実現
することができる。

【００６６】第１１の発明の装置では、駆動能力が異な
り互いに入力容量が共通するとともに入力端と出力端の
位置が共通する複数のドライバ素子が混在するので、さ
らに高い精度で調整がなされたクロックスキューを実現
することができる。

【００６７】第１２の発明の装置では、駆動能力が異な
り入力端と出力端の位置が共通する複数のドライバ素子
が混在するので、高精度に調整がなされたクロックスキ
ューを実現することができる。

【００６８】第１３の発明の装置では、第８ないし第１
２のいずれかの発明のクロック分配回路と、それにより
クロックの供給を受ける負荷回路とが備わるので、クロ
ックスキューが高精度に調整された半導体装置を実現す
ることができる。

【図面の簡単な説明】

【図１】 実施の形態１の配置配線方法を示すフローチ
ャートである。

【図２】 実施の形態１の配置配線方法の説明図であ
る。

【図３】 実施の形態１の配置配線方法の別の例のフロ
ーチャートである。

【図４】 実施の形態１の半導体装置の製造方法のフロ
ーチャートである。

【図５】 実施の形態２の配置配線方法を示すフローチ
ャートである。

【図６】 実施の形態２の配置配線方法の説明図であ
る。

【図７】 実施の形態３の配置配線方法を示すフローチ
ャートである。

【図８】 実施の形態３の配置配線方法の説明図であ
る。

【図９】 実施の形態４の配置配線方法の説明図であ
る。

【図１０】 従来の配置配線方法の説明図である。

【図１１】 従来の配置配線方法の説明図である。

【図１２】 従来の配置配線方法を示すフローチャート
である。

【符号の説明】

３ 負荷回路、４ａ〜４ｉ，４１ａ，４１ｂ，４２ａ，
４２ｂ ドライバ素子、４３ａ，４３ｂ 容量素子、Ｃ
ＬＫ クロック。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｄ Ｃ Ｆターム(参考） 5B046 AA08 BA06 5B079 CC02 CC03 CC14 DD06 DD08 DD13 5F038 CA17 CD06 CD09 CD14 DF07 EZ09 EZ20 5F064 CC23 DD14 DD24 EE02 EE18 EE43 EE47 EE54 FF06 FF52 HH06 HH12

Claims (13)

【特許請求の範囲】
1. 【請求項１】 クロックを受信し負荷回路へ供給するク
   ロック分配回路の配置配線方法であって、 (a) 前記クロック分配回路を構成し入力容量が共通する
   素子群を仮に配置配線する工程と、 (b) クロックスキューの評価値が目標値以下となるま
   で、前記素子群に属する素子を、駆動能力が異なる複数
   のドライバ素子、出力端が開放されたドライバ素子、お
   よび入力端と安定電位線の間に介挿される容量素子、か
   ら成る群から選択され互いに入力容量が共通する複数の
   素子の間で選択的に置換する工程と、を備えるクロック
   分配回路の配置配線方法。
2. 【請求項２】 前記工程(b) が、前記クロックスキュー
   の前記評価値が前記目標値以下となるまで、前記素子群
   に属する素子を、ドライバ素子と、当該ドライバ素子と
   同一で出力端が開放されたドライバ素子との間で、選択
   的に置換する、請求項１に記載のクロック分配回路の配
   置配線方法。
3. 【請求項３】 前記工程(b) が、前記クロックスキュー
   の前記評価値が前記目標値以下となるまで、前記素子群
   に属する素子を、入力容量が共通するドライバ素子と、
   入力端と安定電位線の間に介挿される容量素子との間
   で、選択的に置換する、請求項１に記載のクロック分配
   回路の配置配線方法。
4. 【請求項４】 前記工程(b) が、前記クロックスキュー
   の前記評価値が前記目標値以下となるまで、前記素子群
   に属する素子を、互いに駆動能力が異なり入力容量が共
   通するとともに入力端と出力端の位置が共通する複数の
   ドライバ素子の間で選択的に置換する、請求項１に記載
   のクロック分配回路の配置配線方法。
5. 【請求項５】 クロックを受信し負荷回路へ供給するク
   ロック分配回路の配置配線方法であって、 (a) 前記クロック分配回路を構成し入力端と出力端の位
   置が共通するドライバ素子群を仮に配置配線する工程
   と、 (b) クロックスキューの評価値が目標値以下となるま
   で、前記ドライバ素子群に属するドライバ素子を、駆動
   能力が異なり入力端と出力端の位置が共通する複数のド
   ライバ素子の間で選択的に置換する工程と、を備えるク
   ロック分配回路の配置配線方法。
6. 【請求項６】 (A) 請求項１ないし請求項５のいずれか
   に記載のクロック分配回路の配置配線方法を用いてクロ
   ック分配回路を配置配線する工程と、 (B) 前記工程で配置配線された前記クロック分配回路
   を、半導体基板へ作り込む工程と、を備えるクロック分
   配回路の製造方法。
7. 【請求項７】 (A) 請求項１ないし請求項５のいずれか
   に記載のクロック分配回路の配置配線方法を用いてクロ
   ック分配回路を配置配線する工程と、 (B) 前記工程で配置配線された前記クロック分配回路
   と、当該クロック分配回路によるクロックの供給を受け
   る負荷回路とを、半導体基板へ作り込む工程と、を備え
   る半導体装置の製造方法。
8. 【請求項８】 クロックを受信し負荷回路へ供給するク
   ロック分配回路であって、 駆動能力が異なる複数のドライバ素子、出力端が開放さ
   れたドライバ素子、および入力端と安定電位線の間に介
   挿される容量素子、から成る群から選択され互いに入力
   容量が共通する複数の素子を備える、クロック分配回
   路。
9. 【請求項９】 前記複数の素子が、ドライバ素子と、当
   該ドライバ素子と同一で出力端が開放されたドライバ素
   子とを含んでいる、請求項８に記載のクロック分配回
   路。
10. 【請求項１０】 前記複数の素子が、入力容量が共通す
    るドライバ素子と、入力端と安定電位線の間に介挿され
    る容量素子とを含んでいる、請求項８に記載のクロック
    分配回路。
11. 【請求項１１】 前記複数の素子が、互いに駆動能力が
    異なり入力容量が共通するとともに入力端と出力端の位
    置が共通する複数のドライバ素子を含んでいる、請求項
    ８に記載のクロック分配回路。
12. 【請求項１２】 クロックを受信し負荷回路へ供給する
    クロック分配回路であって、 駆動能力が異なり入力端と出力端の位置が共通する複数
    のドライバ素子を備える、クロック分配回路。
13. 【請求項１３】 請求項８ないし請求項１２のいずれか
    に記載のクロック分配回路と、 前記クロック分配回路によるクロックの供給を受ける負
    荷回路と、を備える半導体装置。