JP2897682B2 - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
- Publication number
- JP2897682B2 JP2897682B2 JP7075102A JP7510295A JP2897682B2 JP 2897682 B2 JP2897682 B2 JP 2897682B2 JP 7075102 A JP7075102 A JP 7075102A JP 7510295 A JP7510295 A JP 7510295A JP 2897682 B2 JP2897682 B2 JP 2897682B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- signal
- output
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pulse Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路で形成
された遅延時間調整回路に関する。
された遅延時間調整回路に関する。
【0002】
【従来の技術】従来の遅延時間調整回路の一例が特開平
3−35613号公報に示されている。公報の第1図に
示された粗調整部20について図3を参照して説明す
る。
3−35613号公報に示されている。公報の第1図に
示された粗調整部20について図3を参照して説明す
る。
【0003】図3を参照すると、公報第4頁左欄の記載
「粗調整部20は、それぞれゲート1等の遅延時間の差
または段数の差により遅延時間が順に異なるn個の遅延
回路11 〜1n と、入力信号をn個の遅延回路11 〜1
n に分配する1対n分配回路3と、入力された粗調整用
制御信号CONT1 の指定により1個の遅延回路を選択
するn対1セレクタ4とより構成されている。
「粗調整部20は、それぞれゲート1等の遅延時間の差
または段数の差により遅延時間が順に異なるn個の遅延
回路11 〜1n と、入力信号をn個の遅延回路11 〜1
n に分配する1対n分配回路3と、入力された粗調整用
制御信号CONT1 の指定により1個の遅延回路を選択
するn対1セレクタ4とより構成されている。
【0004】この動作を図3および図4を参照して説明
する。
する。
【0005】図3および図4を参照すると、データ入力
端子2に入力信号D0 が入力されると遅延回路11 〜1
n の出力信号D1 〜Dn が遅延されて出力される。この
とき、粗調整用制御信号を切換えてセレクタ11の出力
信号Dの選択がD0 からDnに切換えられる。このと
き、粗調整信号CONT1 の切換えタイミングには、特
に何の制約もない。
端子2に入力信号D0 が入力されると遅延回路11 〜1
n の出力信号D1 〜Dn が遅延されて出力される。この
とき、粗調整用制御信号を切換えてセレクタ11の出力
信号Dの選択がD0 からDnに切換えられる。このと
き、粗調整信号CONT1 の切換えタイミングには、特
に何の制約もない。
【0006】
【発明が解決しようとする課題】この従来の遅延時間調
整回路では、遅延調整の信号、すなわち、各遅延回路の
出力を選択するセレクタ4の切換え信号CONT,と、
セレクタ4に与えられる各遅延回路11 〜1n の出力信
号D1 〜Dn との信号変化のタイミングが同期していな
い。このため、セレクタ4の切換えによるノイズNがの
るという問題がある。
整回路では、遅延調整の信号、すなわち、各遅延回路の
出力を選択するセレクタ4の切換え信号CONT,と、
セレクタ4に与えられる各遅延回路11 〜1n の出力信
号D1 〜Dn との信号変化のタイミングが同期していな
い。このため、セレクタ4の切換えによるノイズNがの
るという問題がある。
【0007】本発明の目的は、遅延時間を調整する信号
にノイズがのらないようにした遅延時間調整回路を提供
することにある。
にノイズがのらないようにした遅延時間調整回路を提供
することにある。
【0008】本発明の他の目的は遅延回路の各出力を選
択するセレクタの出力にセレクタの切換えによるノイズ
がのることを防止するようにした遅延時間調整回路を提
供することにある。
択するセレクタの出力にセレクタの切換えによるノイズ
がのることを防止するようにした遅延時間調整回路を提
供することにある。
【0009】
【課題を解決するための手段】本発明の第1の遅延調整
回路は、複数の遅延回路の出力を選択する選択回路と、
この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段(以下フリップフロップ)と
を含む。
回路は、複数の遅延回路の出力を選択する選択回路と、
この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段(以下フリップフロップ)と
を含む。
【0010】本発明の第2の遅延調整回路は、1つの入
力信号に基いて異なる遅延時間で出力する複数の遅延回
路と、これら複数の遅延回路の出力を選択する選択回路
と、この選択回路での選択を指示する選択指示信号を前
記遅延回路の出力のうち最も大きな遅延時間を有する信
号で同期化するためのフリップフロップとを含む。
力信号に基いて異なる遅延時間で出力する複数の遅延回
路と、これら複数の遅延回路の出力を選択する選択回路
と、この選択回路での選択を指示する選択指示信号を前
記遅延回路の出力のうち最も大きな遅延時間を有する信
号で同期化するためのフリップフロップとを含む。
【0011】本発明の第3の遅延調整回路は、前記第2
の遅延調整回路における前記複数の遅延回路が縦続接続
されたことを特徴とする。
の遅延調整回路における前記複数の遅延回路が縦続接続
されたことを特徴とする。
【0012】本発明の第4の遅延調整回路は、前記第2
の遅延調整回路における前記選択回路の入力として前記
複数の遅延回路の出力の他該1つの入力信号を加えるこ
とを特徴とする。
の遅延調整回路における前記選択回路の入力として前記
複数の遅延回路の出力の他該1つの入力信号を加えるこ
とを特徴とする。
【0013】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【0014】図1を参照すると、本発明の一実施例は直
列に接続した複数の遅延回路10と、データ入力端子2
からの信号であり、これら遅延回路群の縦続接続の最初
に位置する遅延回路の入力信号D0 とこの遅延回路を含
む各遅延回路10の出力信号D1 〜Dn とのうちいずれ
かの信号Dを選択して出力するセレクタ回路11と、本
実施例の特徴の1つであり遅延調整端子1からの信号で
セットされ遅延回路10群の縦続接続の最後に位置する
遅延回路の出力の出力信号でリセットされこのセット中
出力される信号をセレクタ回路11に選択指示信号とし
てセレクタ回路11に供給するフリップフロップ回路1
2とを含む。
列に接続した複数の遅延回路10と、データ入力端子2
からの信号であり、これら遅延回路群の縦続接続の最初
に位置する遅延回路の入力信号D0 とこの遅延回路を含
む各遅延回路10の出力信号D1 〜Dn とのうちいずれ
かの信号Dを選択して出力するセレクタ回路11と、本
実施例の特徴の1つであり遅延調整端子1からの信号で
セットされ遅延回路10群の縦続接続の最後に位置する
遅延回路の出力の出力信号でリセットされこのセット中
出力される信号をセレクタ回路11に選択指示信号とし
てセレクタ回路11に供給するフリップフロップ回路1
2とを含む。
【0015】すなわち、本発明の一実施例は、直列に接
続した複数個の遅延回路10の各出力をセレクタ回路1
1に入力し、遅延調整端子1により選択してデータ出力
端子3に出力することにより、遅延時間を調整する。
続した複数個の遅延回路10の各出力をセレクタ回路1
1に入力し、遅延調整端子1により選択してデータ出力
端子3に出力することにより、遅延時間を調整する。
【0016】一方、遅延調整端子1に入力する信号は、
フリップフロップ回路12に入力され、遅延回路の各出
力のうち最も遅延時間が大きい信号Dn で同期化され、
セレクタ回路11の選択信号となる。
フリップフロップ回路12に入力され、遅延回路の各出
力のうち最も遅延時間が大きい信号Dn で同期化され、
セレクタ回路11の選択信号となる。
【0017】次に、本発明の一実施例の動作について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【0018】図1および図2を参照すると、データ入力
端子2に信号D0 が入力されると、縦続接続された複数
の遅延回路10の各出力信号D1 〜Dn は、遅延回路1
0を通る段数に応じて遅延されて出力される。この時、
遅延調整端子1に入力される信号D0 を縦続接続の遅延
回路10の最終段に位置する遅延回路の出力信号Dnに
切換えて出力するようにセレクタ回路11を動作させる
場合、選択切替のタイミングは、フリップフロップ回路
12の出力、すなわちフリップフロップ12の入力信号
Dn の立ち上りに同期する。
端子2に信号D0 が入力されると、縦続接続された複数
の遅延回路10の各出力信号D1 〜Dn は、遅延回路1
0を通る段数に応じて遅延されて出力される。この時、
遅延調整端子1に入力される信号D0 を縦続接続の遅延
回路10の最終段に位置する遅延回路の出力信号Dnに
切換えて出力するようにセレクタ回路11を動作させる
場合、選択切替のタイミングは、フリップフロップ回路
12の出力、すなわちフリップフロップ12の入力信号
Dn の立ち上りに同期する。
【0019】この結果、データ出力端子3に出力する信
号Dは、データ入力端子2に入力する信号D0 が遅れた
信号Dn に信号波形を乱すことなく切換わる。
号Dは、データ入力端子2に入力する信号D0 が遅れた
信号Dn に信号波形を乱すことなく切換わる。
【0020】以上説明した動作は、セレクタ回路11の
出力信号Dの選択がセレクタ11の入力信号D0 〜Dn
の任意の組合せで成り立つ。
出力信号Dの選択がセレクタ11の入力信号D0 〜Dn
の任意の組合せで成り立つ。
【0021】本発明の一実施例は、遅延回路を縦続接続
したため入力信号を並列に配置された遅延回路に分配す
る回路が不要になり、並列に遅延回路を配置した面積よ
り小さな面積ですむという効果もある。
したため入力信号を並列に配置された遅延回路に分配す
る回路が不要になり、並列に遅延回路を配置した面積よ
り小さな面積ですむという効果もある。
【0022】
【発明の効果】以上説明したように本発明は、遅延時間
を切換えるために遅延調整端子に入力する信号を複数の
遅延回路の各出力のうち、最も遅延時間が大きい信号で
同期化することにより、遅延回路の各出力を選択するセ
レクタ回路の出力信号にセレクタ回路の切換えによるノ
イズがのることを防止する効果がある。
を切換えるために遅延調整端子に入力する信号を複数の
遅延回路の各出力のうち、最も遅延時間が大きい信号で
同期化することにより、遅延回路の各出力を選択するセ
レクタ回路の出力信号にセレクタ回路の切換えによるノ
イズがのることを防止する効果がある。
【図1】本発明の一実施例の構成を示す回路図である。
【図2】図1に示した一実施例の各点における信号波形
を示す信号波形図である。
を示す信号波形図である。
【図3】従来の一例を示す回路図である。
【図4】図3に示した実施例の各点における信号波形を
示す信号波形図である。
示す信号波形図である。
1 遅延調整端子 2 データ入力端子 3 データ出力端子 4 セレクタ 10 遅延回路 11 セレクタ回路 12 フリップフロップ回路 20 粗調整部
Claims (3)
- 【請求項1】 複数の遅延回路の出力を選択する選択回
路と、 この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段とを含むことを特徴とする遅
延時間調整回路。 - 【請求項2】 1つの入力信号に基いて異なる遅延時間
で出力する複数の遅延回路を備えたことを特徴とする請
求項1記載の遅延時間調整回路。 - 【請求項3】 前記複数の遅延回路のそれぞれが縦続接
続されたことを特徴とする請求項2記載の遅延時間調整
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7075102A JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7075102A JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274601A JPH08274601A (ja) | 1996-10-18 |
JP2897682B2 true JP2897682B2 (ja) | 1999-05-31 |
Family
ID=13566480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7075102A Expired - Fee Related JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2897682B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3175634B2 (ja) * | 1997-04-18 | 2001-06-11 | 日本電気株式会社 | 半導体遅延回路 |
JP5472487B2 (ja) | 2010-11-26 | 2014-04-16 | 富士通株式会社 | 半導体装置、及び情報処理装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
JPS6335127U (ja) * | 1986-08-20 | 1988-03-07 |
-
1995
- 1995-03-31 JP JP7075102A patent/JP2897682B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08274601A (ja) | 1996-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2745869B2 (ja) | 可変クロック分周回路 | |
JP2576366B2 (ja) | 可変遅延バッファ回路 | |
US20030006808A1 (en) | Glitchless clock output circuit and the method for the same | |
JP2897682B2 (ja) | 遅延時間調整回路 | |
JPH0113659B2 (ja) | ||
US20050285636A1 (en) | Clock switching circuit | |
US6583649B2 (en) | Signal transmission apparatus for setting delay amount based on operational speed | |
JP2692637B2 (ja) | バスドライバ | |
JP2701779B2 (ja) | クロックスキュー低減方法 | |
JPH0479516A (ja) | 集積回路装置における遅延回路 | |
JPH0214813B2 (ja) | ||
JP2586712B2 (ja) | 非同期信号選択回路 | |
JPH11205128A (ja) | 位相制御装置及びその方法 | |
JP2001282381A (ja) | クロック位相調整回路 | |
US6320445B1 (en) | Circuitry and a method for introducing a delay | |
JPH06324113A (ja) | 半導体集積回路 | |
JPH0594415A (ja) | バスフアイト防止回路 | |
JPH04105412A (ja) | フリップフロップ | |
JPH0923148A (ja) | 同時動作制御回路 | |
JP2844971B2 (ja) | ディジタル符号処理システム | |
JP2000174594A (ja) | 遅延時間調整回路 | |
JPH0514138A (ja) | 仮保持機能付きラツチ回路 | |
JP2595103Y2 (ja) | 差動ゲートによるタイミング調整回路 | |
JPH04317211A (ja) | 集積回路 | |
JP3024580B2 (ja) | バスファイト防止回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |