JPH08274601A - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
- Publication number
- JPH08274601A JPH08274601A JP7075102A JP7510295A JPH08274601A JP H08274601 A JPH08274601 A JP H08274601A JP 7075102 A JP7075102 A JP 7075102A JP 7510295 A JP7510295 A JP 7510295A JP H08274601 A JPH08274601 A JP H08274601A
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- JP
- Japan
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- delay
- signal
- circuit
- delay time
- circuits
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Abstract
(57)【要約】
【目的】 遅延調節端子に入力する信号を複数の遅延回
路の各出力のうち、最も遅延時間の大きな信号により同
期化することにより、遅延時間を調整する信号にノイズ
がのることを防止する。 【構成】 直列に接続した複数個の遅延回路１０の各出
力をセレクタ回路１１に入力し、遅延調整端子１により
選択してデータ出力端子３に出力することにより遅延時
間を調整する。一方、遅延調整端子１に入力する信号
は、フリップフロップ回路１２に入力され、遅延回路の
各出力のうち最も遅延時間が大きい信号Ｄnで同期化さ
れセレクタ回路１１の選択信号となる。
路の各出力のうち、最も遅延時間の大きな信号により同
期化することにより、遅延時間を調整する信号にノイズ
がのることを防止する。 【構成】 直列に接続した複数個の遅延回路１０の各出
力をセレクタ回路１１に入力し、遅延調整端子１により
選択してデータ出力端子３に出力することにより遅延時
間を調整する。一方、遅延調整端子１に入力する信号
は、フリップフロップ回路１２に入力され、遅延回路の
各出力のうち最も遅延時間が大きい信号Ｄnで同期化さ
れセレクタ回路１１の選択信号となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で形成
された遅延時間調整回路に関する。
された遅延時間調整回路に関する。
【０００２】
【従来の技術】従来の遅延時間調整回路の一例が特開平
３−３５６１３号公報に示されている。公報の第１図に
示された粗調整部２０について図３を参照して説明す
る。
３−３５６１３号公報に示されている。公報の第１図に
示された粗調整部２０について図３を参照して説明す
る。
【０００３】図３を参照すると、公報第４頁左欄の記載
「粗調整部２０は、それぞれゲート１等の遅延時間の差
または段数の差により遅延時間が順に異なるｎ個の遅延
回路１1 〜１n と、入力信号をｎ個の遅延回路１1 〜１
n に分配する１対ｎ分配回路３と、入力された粗調整用
制御信号ＣＯＮＴ1 の指定により１個の遅延回路を選択
するｎ対１セレクタ４とより構成されている。
「粗調整部２０は、それぞれゲート１等の遅延時間の差
または段数の差により遅延時間が順に異なるｎ個の遅延
回路１1 〜１n と、入力信号をｎ個の遅延回路１1 〜１
n に分配する１対ｎ分配回路３と、入力された粗調整用
制御信号ＣＯＮＴ1 の指定により１個の遅延回路を選択
するｎ対１セレクタ４とより構成されている。
【０００４】この動作を図３および図４を参照して説明
する。
する。
【０００５】図３および図４を参照すると、データ入力
端子２に入力信号Ｄ0 が入力されると遅延回路１1 〜１
n の出力信号Ｄ1 〜Ｄn が遅延されて出力される。この
とき、粗調整用制御信号を切換えてセレクタ１１の出力
信号Ｄの選択がＤ0 からＤnに切換えられる。このと
き、粗調整信号ＣＯＮＴ1 の切換えタイミングには、特
に何の制約もない。
端子２に入力信号Ｄ0 が入力されると遅延回路１1 〜１
n の出力信号Ｄ1 〜Ｄn が遅延されて出力される。この
とき、粗調整用制御信号を切換えてセレクタ１１の出力
信号Ｄの選択がＤ0 からＤnに切換えられる。このと
き、粗調整信号ＣＯＮＴ1 の切換えタイミングには、特
に何の制約もない。
【０００６】
【発明が解決しようとする課題】この従来の遅延時間調
整回路では、遅延調整の信号、すなわち、各遅延回路の
出力を選択するセレクタ４の切換え信号ＣＯＮＴ，と、
セレクタ４に与えられる各遅延回路１1 〜１n の出力信
号Ｄ1 〜Ｄn との信号変化のタイミングが同期していな
い。このため、セレクタ４の切換えによるノイズＮがの
るという問題がある。
整回路では、遅延調整の信号、すなわち、各遅延回路の
出力を選択するセレクタ４の切換え信号ＣＯＮＴ，と、
セレクタ４に与えられる各遅延回路１1 〜１n の出力信
号Ｄ1 〜Ｄn との信号変化のタイミングが同期していな
い。このため、セレクタ４の切換えによるノイズＮがの
るという問題がある。
【０００７】本発明の目的は、遅延時間を調整する信号
にノイズがのらないようにした遅延時間調整回路を提供
することにある。
にノイズがのらないようにした遅延時間調整回路を提供
することにある。
【０００８】本発明の他の目的は遅延回路の各出力を選
択するセレクタの出力にセレクタの切換えによるノイズ
がのることを防止するようにした遅延時間調整回路を提
供することにある。
択するセレクタの出力にセレクタの切換えによるノイズ
がのることを防止するようにした遅延時間調整回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の第１の遅延調整
回路は、複数の遅延回路の出力を選択する選択回路と、
この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段（以下フリップフロップ）と
を含む。
回路は、複数の遅延回路の出力を選択する選択回路と、
この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段（以下フリップフロップ）と
を含む。
【００１０】本発明の第２の遅延調整回路は、１つの入
力信号に基いて異なる遅延時間で出力する複数の遅延回
路と、これら複数の遅延回路の出力を選択する選択回路
と、この選択回路での選択を指示する選択指示信号を前
記遅延回路の出力のうち最も大きな遅延時間を有する信
号で同期化するためのフリップフロップとを含む。
力信号に基いて異なる遅延時間で出力する複数の遅延回
路と、これら複数の遅延回路の出力を選択する選択回路
と、この選択回路での選択を指示する選択指示信号を前
記遅延回路の出力のうち最も大きな遅延時間を有する信
号で同期化するためのフリップフロップとを含む。
【００１１】本発明の第３の遅延調整回路は、前記第２
の遅延調整回路における前記複数の遅延回路が縦続接続
されたことを特徴とする。
の遅延調整回路における前記複数の遅延回路が縦続接続
されたことを特徴とする。
【００１２】本発明の第４の遅延調整回路は、前記第２
の遅延調整回路における前記選択回路の入力として前記
複数の遅延回路の出力の他該１つの入力信号を加えるこ
とを特徴とする。
の遅延調整回路における前記選択回路の入力として前記
複数の遅延回路の出力の他該１つの入力信号を加えるこ
とを特徴とする。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例は直
列に接続した複数の遅延回路１０と、データ入力端子２
からの信号であり、これら遅延回路群の縦続接続の最初
に位置する遅延回路の入力信号Ｄ0 とこの遅延回路を含
む各遅延回路１０の出力信号Ｄ1 〜Ｄn とのうちいずれ
かの信号Ｄを選択して出力するセレクタ回路１１と、本
実施例の特徴の１つであり遅延調整端子１からの信号で
セットされ遅延回路１０群の縦続接続の最後に位置する
遅延回路の出力の出力信号でリセットされこのセット中
出力される信号をセレクタ回路１１に選択指示信号とし
てセレクタ回路１１に供給するフリップフロップ回路１
２とを含む。
列に接続した複数の遅延回路１０と、データ入力端子２
からの信号であり、これら遅延回路群の縦続接続の最初
に位置する遅延回路の入力信号Ｄ0 とこの遅延回路を含
む各遅延回路１０の出力信号Ｄ1 〜Ｄn とのうちいずれ
かの信号Ｄを選択して出力するセレクタ回路１１と、本
実施例の特徴の１つであり遅延調整端子１からの信号で
セットされ遅延回路１０群の縦続接続の最後に位置する
遅延回路の出力の出力信号でリセットされこのセット中
出力される信号をセレクタ回路１１に選択指示信号とし
てセレクタ回路１１に供給するフリップフロップ回路１
２とを含む。
【００１５】すなわち、本発明の一実施例は、直列に接
続した複数個の遅延回路１０の各出力をセレクタ回路１
１に入力し、遅延調整端子１により選択してデータ出力
端子３に出力することにより、遅延時間を調整する。
続した複数個の遅延回路１０の各出力をセレクタ回路１
１に入力し、遅延調整端子１により選択してデータ出力
端子３に出力することにより、遅延時間を調整する。
【００１６】一方、遅延調整端子１に入力する信号は、
フリップフロップ回路１２に入力され、遅延回路の各出
力のうち最も遅延時間が大きい信号Ｄn で同期化され、
セレクタ回路１１の選択信号となる。
フリップフロップ回路１２に入力され、遅延回路の各出
力のうち最も遅延時間が大きい信号Ｄn で同期化され、
セレクタ回路１１の選択信号となる。
【００１７】次に、本発明の一実施例の動作について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１８】図１および図２を参照すると、データ入力
端子２に信号Ｄ0 が入力されると、縦続接続された複数
の遅延回路１０の各出力信号Ｄ1 〜Ｄn は、遅延回路１
０を通る段数に応じて遅延されて出力される。この時、
遅延調整端子１に入力される信号Ｄ0 を縦続接続の遅延
回路１０の最終段に位置する遅延回路の出力信号Ｄnに
切換えて出力するようにセレクタ回路１１を動作させる
場合、選択切替のタイミングは、フリップフロップ回路
１２の出力、すなわちフリップフロップ１２の入力信号
Ｄn の立ち上りに同期する。
端子２に信号Ｄ0 が入力されると、縦続接続された複数
の遅延回路１０の各出力信号Ｄ1 〜Ｄn は、遅延回路１
０を通る段数に応じて遅延されて出力される。この時、
遅延調整端子１に入力される信号Ｄ0 を縦続接続の遅延
回路１０の最終段に位置する遅延回路の出力信号Ｄnに
切換えて出力するようにセレクタ回路１１を動作させる
場合、選択切替のタイミングは、フリップフロップ回路
１２の出力、すなわちフリップフロップ１２の入力信号
Ｄn の立ち上りに同期する。
【００１９】この結果、データ出力端子３に出力する信
号Ｄは、データ入力端子２に入力する信号Ｄ0 が遅れた
信号Ｄn に信号波形を乱すことなく切換わる。
号Ｄは、データ入力端子２に入力する信号Ｄ0 が遅れた
信号Ｄn に信号波形を乱すことなく切換わる。
【００２０】以上説明した動作は、セレクタ回路１１の
出力信号Ｄの選択がセレクタ１１の入力信号Ｄ0 〜Ｄn
の任意の組合せで成り立つ。
出力信号Ｄの選択がセレクタ１１の入力信号Ｄ0 〜Ｄn
の任意の組合せで成り立つ。
【００２１】本発明の一実施例は、遅延回路を縦続接続
したため入力信号を並列に配置された遅延回路に分配す
る回路が不要になり、並列に遅延回路を配置した面積よ
り小さな面積ですむという効果もある。
したため入力信号を並列に配置された遅延回路に分配す
る回路が不要になり、並列に遅延回路を配置した面積よ
り小さな面積ですむという効果もある。
【００２２】
【発明の効果】以上説明したように本発明は、遅延時間
を切換えるために遅延調整端子に入力する信号を複数の
遅延回路の各出力のうち、最も遅延時間が大きい信号で
同期化することにより、遅延回路の各出力を選択するセ
レクタ回路の出力信号にセレクタ回路の切換えによるノ
イズがのることを防止する効果がある。
を切換えるために遅延調整端子に入力する信号を複数の
遅延回路の各出力のうち、最も遅延時間が大きい信号で
同期化することにより、遅延回路の各出力を選択するセ
レクタ回路の出力信号にセレクタ回路の切換えによるノ
イズがのることを防止する効果がある。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１に示した一実施例の各点における信号波形
を示す信号波形図である。
を示す信号波形図である。
【図３】従来の一例を示す回路図である。
【図４】図３に示した実施例の各点における信号波形を
示す信号波形図である。
示す信号波形図である。
１ 遅延調整端子 ２ データ入力端子 ３ データ出力端子 ４ セレクタ １０ 遅延回路 １１ セレクタ回路 １２ フリップフロップ回路 ２０ 粗調整部
Claims (3)
- 【請求項１】 複数の遅延回路の出力を選択する選択回
路と、 この選択回路での選択を指示する選択指示信号を前記遅
延回路の出力のうち最も大きな遅延時間を有する信号で
同期化するための格納手段とを含むことを特徴とする遅
延時間調整回路。 - 【請求項２】 １つの入力信号に基いて異なる遅延時間
で出力する複数の遅延回路を備えたことを特徴とする請
求項１記載の遅延時間調整回路。 - 【請求項３】 前記複数の遅延回路のそれぞれが縦続接
続されたことを特徴とする請求項２記載の遅延時間調整
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075102A JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075102A JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274601A true JPH08274601A (ja) | 1996-10-18 |
| JP2897682B2 JP2897682B2 (ja) | 1999-05-31 |
Family
ID=13566480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075102A Expired - Fee Related JP2897682B2 (ja) | 1995-03-31 | 1995-03-31 | 遅延時間調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897682B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
| US9160327B2 (en) | 2010-11-26 | 2015-10-13 | Fujitsu Limited | Semiconductor device and information processing apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS6335127U (ja) * | 1986-08-20 | 1988-03-07 |
-
1995
- 1995-03-31 JP JP7075102A patent/JP2897682B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS6335127U (ja) * | 1986-08-20 | 1988-03-07 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
| US9160327B2 (en) | 2010-11-26 | 2015-10-13 | Fujitsu Limited | Semiconductor device and information processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2897682B2 (ja) | 1999-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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