JPS59221115A - クロツク信号切換回路 - Google Patents
クロツク信号切換回路Info
- Publication number
- JPS59221115A JPS59221115A JP58096192A JP9619283A JPS59221115A JP S59221115 A JPS59221115 A JP S59221115A JP 58096192 A JP58096192 A JP 58096192A JP 9619283 A JP9619283 A JP 9619283A JP S59221115 A JPS59221115 A JP S59221115A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- output
- flip
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
号を切り換えるためのクロック信号切換回路に関する。
（ロ）従来技術と問題点
従来のクロック信号切猶回路は、外部からの選択指示信
号に応答して直ちにあるクロック信号から別のクロック
信号へ切り換える回路構成例が一般的である。ところが
、この方式ではクロック切換回路の出力クロック信号の
ハイレヘル時間及びローレベル時間が切換るタイミング
によって著しく短かくなってしまう問題があった。切換
回路からのクロック信号が供給される同期式論理回路に
おいて、正常作動のために必要なりロック信号のハイレ
ベル時間及びローレベル時間が規定されており、規定値
以上の時間を有していなければ正常な動作が保証されな
いからである。
号に応答して直ちにあるクロック信号から別のクロック
信号へ切り換える回路構成例が一般的である。ところが
、この方式ではクロック切換回路の出力クロック信号の
ハイレヘル時間及びローレベル時間が切換るタイミング
によって著しく短かくなってしまう問題があった。切換
回路からのクロック信号が供給される同期式論理回路に
おいて、正常作動のために必要なりロック信号のハイレ
ベル時間及びローレベル時間が規定されており、規定値
以上の時間を有していなければ正常な動作が保証されな
いからである。
（ハ）発明の目的
本発明の目的は、切換え時の出力クロック信号のハイレ
ベル時間及びローレベル時間が切換え前及び切換え後の
値より小さくなることのないクロック信号切換回路を提
供することにある。
ベル時間及びローレベル時間が切換え前及び切換え後の
値より小さくなることのないクロック信号切換回路を提
供することにある。
（ニ）発明の構成
」二記目的を達成するために本発明は、入力される複数
のクロック信号ＣＬＫＩ、ＣＬＫ２．・・・。
のクロック信号ＣＬＫＩ、ＣＬＫ２．・・・。
ＣＬＫｎ （ｎは２以上の整数）のうちの１個を外部か
らの選択指示信号にしたがって有効化し出力するクロッ
ク信号切換回路において、各クロック信号ＣＬＫｉ（１
≦ｉ≦ｎ）に対応して設けられ該クロック信号ＣＬＫ
ｉが選択されているか否かを記憶するフリップフロップ
ＦＦｉと、各クロック信号ＣＬＫｉ（１≦ｉ≦ｎ）に対
応して設けられ対応する上記フリップフロップＦＦｉの
状態にしたがって当該クロック信号ＣＬＫｉを有効化す
る論理和ゲー１−０Ｒｉ （１≦ｉ≦ｎ）と、上記論
理和ゲートＯＲＩ、ＯＲ２，−、ＯＲｎのすべての出力
信号の論理積をとる論理積ゲートをそなえ、現在選択さ
れているクロック信号ＣＬＫ ｊから、それとは異なる
クロック信号ＣＬＫｋに切換える際には、クロック信号
ＣＬＫｋの選択指示信号に応答し、クロック信号ＣＬＫ
ｊの前縁に同期してフリップフロップＦＦｊを非選択
状態に設定することによりクロック信号ＣＬＫｊを無効
化し、フリソプフ＋：Ｉ ツブＦＦｊが非選択状態にな
った後にクロック信号ＣＬ Ｋ ｋの前縁に同期してフ
リップフロップＦＦｋを選択状態に設定することにより
クロック信号ＣＬＫｋを有効化するように構成したこと
を特徴とする。
らの選択指示信号にしたがって有効化し出力するクロッ
ク信号切換回路において、各クロック信号ＣＬＫｉ（１
≦ｉ≦ｎ）に対応して設けられ該クロック信号ＣＬＫ
ｉが選択されているか否かを記憶するフリップフロップ
ＦＦｉと、各クロック信号ＣＬＫｉ（１≦ｉ≦ｎ）に対
応して設けられ対応する上記フリップフロップＦＦｉの
状態にしたがって当該クロック信号ＣＬＫｉを有効化す
る論理和ゲー１−０Ｒｉ （１≦ｉ≦ｎ）と、上記論
理和ゲートＯＲＩ、ＯＲ２，−、ＯＲｎのすべての出力
信号の論理積をとる論理積ゲートをそなえ、現在選択さ
れているクロック信号ＣＬＫ ｊから、それとは異なる
クロック信号ＣＬＫｋに切換える際には、クロック信号
ＣＬＫｋの選択指示信号に応答し、クロック信号ＣＬＫ
ｊの前縁に同期してフリップフロップＦＦｊを非選択
状態に設定することによりクロック信号ＣＬＫｊを無効
化し、フリソプフ＋：Ｉ ツブＦＦｊが非選択状態にな
った後にクロック信号ＣＬ Ｋ ｋの前縁に同期してフ
リップフロップＦＦｋを選択状態に設定することにより
クロック信号ＣＬＫｋを有効化するように構成したこと
を特徴とする。
（ポ）発明の実施例
従来のクロック信号切換え回路の論理回路図の１例を第
１図に示す。
１図に示す。
また、その動作タイムチャート例を第２図及び第３図に
示す。
示す。
第１図において、ＣＬＫ’ｌ、ＣＬＫ２は２本の入力ク
ロソク信号、５ＥＬＬ及び５ＥＬ２は各々ＣＬＫ １及
びＣＬＫ２の選択を指示する選択指示信号（有効化信号
）、ＯＵＴは出力信号をそれぞれ示す。なお、ＳＥＬ
１と５ＥＬ２は両方同時に論理値“１゛をとることはな
いものとする。
ロソク信号、５ＥＬＬ及び５ＥＬ２は各々ＣＬＫ １及
びＣＬＫ２の選択を指示する選択指示信号（有効化信号
）、ＯＵＴは出力信号をそれぞれ示す。なお、ＳＥＬ
１と５ＥＬ２は両方同時に論理値“１゛をとることはな
いものとする。
第１図のクロック信号切換え回路では、５ＥＬ１が論理
値“１”の状態（ＳＥＬ２ば論理“０”の状！Ｆ３）で
はケートＧ４の出力が論理“０”となるためＣＬＫ ｌ
はゲー１−０１をそのまま通過しゲ−１−０３の片方に
入力される。一方、ゲートＧ５の出力は論理“１”であ
るため、ゲートＧ２の出力はＣＬ Ｋ ２に無関係に論
理“１”となってゲートＧ３の他方へ入力される。これ
により、ゲートＧ３の出力ＯＵＴはゲー１−Ｇｌの出力
すなわちＣＬＫＩが選択、出力される。
値“１”の状態（ＳＥＬ２ば論理“０”の状！Ｆ３）で
はケートＧ４の出力が論理“０”となるためＣＬＫ ｌ
はゲー１−０１をそのまま通過しゲ−１−０３の片方に
入力される。一方、ゲートＧ５の出力は論理“１”であ
るため、ゲートＧ２の出力はＣＬ Ｋ ２に無関係に論
理“１”となってゲートＧ３の他方へ入力される。これ
により、ゲートＧ３の出力ＯＵＴはゲー１−Ｇｌの出力
すなわちＣＬＫＩが選択、出力される。
ところが、第２図に示すようなタイミングで５ＥＬＩ、
５ＥＬ２が変比し、クロック信号の切換えが行なわれた
場合には、切換え時の出力信号ＯＵＴのローレベル時間
ＴＬＯは入力クロック信号ＣＬＫＩ、ＣＬＫ２のローレ
ベル時間ＴＬＩ、ＴＬ２のいずれよりも小さくなってし
まう。
５ＥＬ２が変比し、クロック信号の切換えが行なわれた
場合には、切換え時の出力信号ＯＵＴのローレベル時間
ＴＬＯは入力クロック信号ＣＬＫＩ、ＣＬＫ２のローレ
ベル時間ＴＬＩ、ＴＬ２のいずれよりも小さくなってし
まう。
また、第３図に示すようなタイミングでＳ Ｅ Ｌｌ、
５ＥＬ２が変化し、クロック信号の切換えが行われた場
合には、切換え時の出方信号ＯＵＴのハイレベル時間Ｔ
ＨＯは入力クロック信号ＣＬＫ１、ＣＬＫ２のハイレベ
ル時間ＴＨＬ、’Ｉ”Ｈ２のいずれよりも小さくなって
しまう。
５ＥＬ２が変化し、クロック信号の切換えが行われた場
合には、切換え時の出方信号ＯＵＴのハイレベル時間Ｔ
ＨＯは入力クロック信号ＣＬＫ１、ＣＬＫ２のハイレベ
ル時間ＴＨＬ、’Ｉ”Ｈ２のいずれよりも小さくなって
しまう。
このようなローレベル時間及びハイレベル時間が小さく
なった信号がクロック信号として他の同期式論理回路（
図示せず）に一時的にせよ供給されるとその論理回路は
誤動作を亭起し、それ以降の正常な動作が保証されなく
なる可能性がある。
なった信号がクロック信号として他の同期式論理回路（
図示せず）に一時的にせよ供給されるとその論理回路は
誤動作を亭起し、それ以降の正常な動作が保証されなく
なる可能性がある。
本発明の実施例であるクロック信号切換回路の論理回路
図を第４図に、その動作タイムチャートを第５図、第６
図に示す。
図を第４図に、その動作タイムチャートを第５図、第６
図に示す。
第４図において、ＦＦＩ、ＦＦ２はポジティブエツジト
リガ型のＤフリップフロップであり、ＣＫ大入力信号が
立ち上った時点でＤ入力の論理値がサンプルされて出力
Ｑに現われ、次のＣＫ大入力立上り時点まで保持される
。また出力δには出力Ｑとは反転した論理値が出力され
る。
リガ型のＤフリップフロップであり、ＣＫ大入力信号が
立ち上った時点でＤ入力の論理値がサンプルされて出力
Ｑに現われ、次のＣＫ大入力立上り時点まで保持される
。また出力δには出力Ｑとは反転した論理値が出力され
る。
第５図に示ずように５ＥＬＬ、５ＥＬ２がそれぞれ論理
値“ｌ”及び“Ｏ”で、Ｆ Ｆ １及びＦＦ２の出力信
号ＱＦＦＩ、ＱＦＦ２がそれぞれ論理値“１”及び“０
゛の状態を考える。この状態では入力クロック信号ＣＬ
Ｋ １がゲートＣＩ、Ｇ３を通過して出力信号ＯＵＴに
出力されている。このときＳＥＬ １が論理値“１”か
ら“０”に、５ＥＬ２が論理値゛０”から“１”に変化
したものとする。これによりケートＧ４の出力信号は“
０”となるので、ＦＦＩの出力信号ＱＦＦＩは次のＣＬ
ＫＩの立上り時点で０゛となり、ゲートＧ１が無９ノ化
され（出力が論理“］”となる）、ＣＬＫ１はＯＵＴに
出力されなくなる。さらにＱＦＦｌが０”となるとゲー
トＧ５の出力信号はｕｌ”となり、その直後のＣＬＫ２
の立上り時点てＦＦ２の出力信号ＱＦＦ２は“１パとな
り、ゲートＧ２が有効化され、ＣＬＫ２はＯＵＴに出力
されるようになる。
値“ｌ”及び“Ｏ”で、Ｆ Ｆ １及びＦＦ２の出力信
号ＱＦＦＩ、ＱＦＦ２がそれぞれ論理値“１”及び“０
゛の状態を考える。この状態では入力クロック信号ＣＬ
Ｋ １がゲートＣＩ、Ｇ３を通過して出力信号ＯＵＴに
出力されている。このときＳＥＬ １が論理値“１”か
ら“０”に、５ＥＬ２が論理値゛０”から“１”に変化
したものとする。これによりケートＧ４の出力信号は“
０”となるので、ＦＦＩの出力信号ＱＦＦＩは次のＣＬ
ＫＩの立上り時点で０゛となり、ゲートＧ１が無９ノ化
され（出力が論理“］”となる）、ＣＬＫ１はＯＵＴに
出力されなくなる。さらにＱＦＦｌが０”となるとゲー
トＧ５の出力信号はｕｌ”となり、その直後のＣＬＫ２
の立上り時点てＦＦ２の出力信号ＱＦＦ２は“１パとな
り、ゲートＧ２が有効化され、ＣＬＫ２はＯＵＴに出力
されるようになる。
以上の動作説明は切換えが第６図に示すようなタイミン
グで行われた場合にもまったく同様である。
グで行われた場合にもまったく同様である。
以上説明したように、本発明のクロック信号切換回路で
はクロック信号切換え時のクロック信号の選択／非選択
を当該クロック信号の前縁（立」二り）に同期して行う
ため、出力信号のローレベル時間は入力クロック信号の
ローレベル時間と同一になる。また、一方の入力クロッ
ク信号から他方の入力のクロック信号に切り換える場合
に、まず一方のクロック信号を非選択にした後に、他力
の入力クロック信号の前縁に同期して他方の入力クロッ
ク信号を有効化するため、出力信号のハイレベルの時間
は必ず他方の入力クロック信号のハイレベル時間以上と
なる。つまりクロック信号切替時に時間の補正をハイレ
ベル側で行う所に特徴がある。
はクロック信号切換え時のクロック信号の選択／非選択
を当該クロック信号の前縁（立」二り）に同期して行う
ため、出力信号のローレベル時間は入力クロック信号の
ローレベル時間と同一になる。また、一方の入力クロッ
ク信号から他方の入力のクロック信号に切り換える場合
に、まず一方のクロック信号を非選択にした後に、他力
の入力クロック信号の前縁に同期して他方の入力クロッ
ク信号を有効化するため、出力信号のハイレベルの時間
は必ず他方の入力クロック信号のハイレベル時間以上と
なる。つまりクロック信号切替時に時間の補正をハイレ
ベル側で行う所に特徴がある。
本発明の他の実施例であるクロック信号切換え回路の論
理回路図を第７図に示す。本実施例では、３本の入力ク
ロック信号ＣＬＫＩ、ＣＬＫ２．ＣＩ、Ｋ３の内の１本
を選択指示信号５ＥＬＬ、ＳＥ■、２．５ＥＬ３の指示
に従って選択し、出力信号ＯＵＴに出力する。ただし、
５ＥＬＩ、５ＥＬ２゜Ｓ Ｅ Ｌ ３の内、たかだか１
本しか同時に論理値“１”にならないものとする。
理回路図を第７図に示す。本実施例では、３本の入力ク
ロック信号ＣＬＫＩ、ＣＬＫ２．ＣＩ、Ｋ３の内の１本
を選択指示信号５ＥＬＬ、ＳＥ■、２．５ＥＬ３の指示
に従って選択し、出力信号ＯＵＴに出力する。ただし、
５ＥＬＩ、５ＥＬ２゜Ｓ Ｅ Ｌ ３の内、たかだか１
本しか同時に論理値“１”にならないものとする。
第７図の実施例の動作は第４図の実施例の動作とほぼ同
様であるので説明は省略するが、第７図の回路では、あ
る入力クロック信号から１車のり二か−・ ７−
別の入力クロック信号に切り換える際に、１度、全ての
入力クロック信号を非選択状態にし、ケートＧ８の出力
信号ＱＦＦＯが論理値“１゛となった後に別の入力クロ
ック信号を選択するように構成されている点が特徴であ
る。
様であるので説明は省略するが、第７図の回路では、あ
る入力クロック信号から１車のり二か−・ ７−
別の入力クロック信号に切り換える際に、１度、全ての
入力クロック信号を非選択状態にし、ケートＧ８の出力
信号ＱＦＦＯが論理値“１゛となった後に別の入力クロ
ック信号を選択するように構成されている点が特徴であ
る。
（へ）発明の効果
本発明によれば、切換え時の出力り口・ツク信号のハイ
レベル側間及びローレベル時間が、切換え前及び切換え
後の値より小さくなることのないクロック信号切換回路
を構成することができ、論理回路の誤動作を防止するこ
とができる。
レベル側間及びローレベル時間が、切換え前及び切換え
後の値より小さくなることのないクロック信号切換回路
を構成することができ、論理回路の誤動作を防止するこ
とができる。
第１図は従来のクロック信号切換回路の論理回路図、第
２図および第３図は第１図の回路の動作タイムチャート
第４図は本発明の実施例のクロック信号切換回路の論理
回路図、第５図及び第６図は第４図の回路の動作タイム
チャート、第７図は本発明の他の実施例のクロック信号
切換回路の論理回路図である。 シ：Ｊ′ｌ、−ニー、Ｘ
２図および第３図は第１図の回路の動作タイムチャート
第４図は本発明の実施例のクロック信号切換回路の論理
回路図、第５図及び第６図は第４図の回路の動作タイム
チャート、第７図は本発明の他の実施例のクロック信号
切換回路の論理回路図である。 シ：Ｊ′ｌ、−ニー、Ｘ
Claims (1)
- 入力される複数のクロック信号ＣＬＫＩ、ＣＬＫ２．・
・・、ＣＬＫｎ（ｎは２以上の整数）のうちの１個を外
部からの選択指示信号にしたがって有効化し出力するク
ロック信号切換回路において、各クロック信号ＣＬＫｉ
（１≦ｉ≦ｎ）に対応して設けられ該クロック信号
、ＣＬ Ｋ ｉが選択されているか否かを記憶するフリ
ップフロップＦＦｉと、各クロック信号ＣＬＫｉ（１≦
ｉ≦ｎ）に対応して設番ノられ対応する上記フリップフ
ロップＦＦｉの状態にしたがって当該クロック信号ＣＬ
Ｋ ｉを有効化する論理和ゲートＯＲｉ （１≦ｉ≦
ｎ）と、上記論理和ゲートＯＲＩ、ＯＲ２，・・・、Ｏ
Ｒｎのすべての出力信号の論理積をとる論理積ゲートを
そなえ、現在選択されているクロック信号ＣＬＫｊから
、それとは異なるクロック信号ＣＬＫｋに切換える際に
は、クロック信号ＣＬＫｋの選択指示信号に応答し、ク
ロック信号ＣＬＫ ｊの前縁に同期してフリップフロッ
プＦＦｊを非選択状態に設定することによりクロック信
号ＣＬＫ ｊを無効化し、フリップフロップＦＦｊが非
選択状態になった後にクロック信号ＣＬＫｋＯ前縁に同
期してフリップフロップＦＦｋを選択状態に設定するこ
とによりクロック信号ＣＬＫｋをを効化するように構成
したことを特徴とするクロック信号切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096192A JPS59221115A (ja) | 1983-05-31 | 1983-05-31 | クロツク信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096192A JPS59221115A (ja) | 1983-05-31 | 1983-05-31 | クロツク信号切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221115A true JPS59221115A (ja) | 1984-12-12 |
Family
ID=14158437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096192A Pending JPS59221115A (ja) | 1983-05-31 | 1983-05-31 | クロツク信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221115A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189220A (ja) * | 1988-01-22 | 1989-07-28 | Fujitsu Ltd | クロック切替方式 |
| JPH0282812A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | クロック切換方式 |
| JPH0290308A (ja) * | 1988-09-28 | 1990-03-29 | Toshiba Corp | クロック切替回路 |
| JPH08274601A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 遅延時間調整回路 |
| US5703507A (en) * | 1995-03-24 | 1997-12-30 | Siemens Aktiengesellschaft | Device for switching among clock signals allocated to a plurality of users |
| US7629828B1 (en) * | 2007-04-27 | 2009-12-08 | Zilog, Inc. | Glitch-free clock multiplexer that provides an output clock signal based on edge detection |
-
1983
- 1983-05-31 JP JP58096192A patent/JPS59221115A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189220A (ja) * | 1988-01-22 | 1989-07-28 | Fujitsu Ltd | クロック切替方式 |
| JPH0282812A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | クロック切換方式 |
| JPH0290308A (ja) * | 1988-09-28 | 1990-03-29 | Toshiba Corp | クロック切替回路 |
| US5703507A (en) * | 1995-03-24 | 1997-12-30 | Siemens Aktiengesellschaft | Device for switching among clock signals allocated to a plurality of users |
| JPH08274601A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 遅延時間調整回路 |
| US7629828B1 (en) * | 2007-04-27 | 2009-12-08 | Zilog, Inc. | Glitch-free clock multiplexer that provides an output clock signal based on edge detection |
| US7893748B1 (en) * | 2007-04-27 | 2011-02-22 | Ixys Ch Gmbh | Glitch-free clock multiplexer that provides an output clock signal based on edge detection |
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