JPH01189220A - クロック切替方式 - Google Patents
クロック切替方式Info
- Publication number
- JPH01189220A JPH01189220A JP63013107A JP1310788A JPH01189220A JP H01189220 A JPH01189220 A JP H01189220A JP 63013107 A JP63013107 A JP 63013107A JP 1310788 A JP1310788 A JP 1310788A JP H01189220 A JPH01189220 A JP H01189220A
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- JP
- Japan
- Prior art keywords
- clock
- clk2
- timing
- selector
- clock clk
- Prior art date
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- Granted
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 12
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 4
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 22
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
同期式論理回路に供給するクロックを２重化して一方の
クロックＣＬＫ １から他方のクロックＣＬＫ２へ切替
えるクロック切替方式に関し、外部からの選択信号ＳＥ
Ｌにより、クロックＣＬＫ １からクロックＣＬＸ ２
に切替を行った場合に、本来必要としない所謂“ひげ”
を生じないことを目的とし、クロック切替器のセレクタ
の切替のタイミングを、これから切替えられる側のクロ
ックＣＬＫ ２に同期させた同期化タイミングとしてク
ロック切替器に供給する構成とするものである。
クロックＣＬＫ １から他方のクロックＣＬＫ２へ切替
えるクロック切替方式に関し、外部からの選択信号ＳＥ
Ｌにより、クロックＣＬＫ １からクロックＣＬＸ ２
に切替を行った場合に、本来必要としない所謂“ひげ”
を生じないことを目的とし、クロック切替器のセレクタ
の切替のタイミングを、これから切替えられる側のクロ
ックＣＬＫ ２に同期させた同期化タイミングとしてク
ロック切替器に供給する構成とするものである。
本発明は同期式論理回路に供給するクロックを２重化し
て一方のクロックから他方のクロックへ支障なく切り替
えるクロック切替方式に関する。
て一方のクロックから他方のクロックへ支障なく切り替
えるクロック切替方式に関する。
従来のクロック切替方式の構成は、例えば第４図に示す
如く、セレクタ１１八がクロックＣＬＫ １ とクロッ
クＣＬＫ ２を人力し、外部からの切替の選択信号ＳＥ
Ｌにより、クロックＣＬＫ １ とクロックＣＬＫ２の
何れかを選択し出力している。
如く、セレクタ１１八がクロックＣＬＫ １ とクロッ
クＣＬＫ ２を人力し、外部からの切替の選択信号ＳＥ
Ｌにより、クロックＣＬＫ １ とクロックＣＬＫ２の
何れかを選択し出力している。
セレクタＩＩＡは、例えば選択信号Ｓｌ’ｉＬの論理値
“１”に応答してクロックＣＬＫ １から別のクロック
ＣＬＫ ２へ切り替えてクロックＣＬＫ ２を出力する
ように構成されている。
“１”に応答してクロックＣＬＫ １から別のクロック
ＣＬＫ ２へ切り替えてクロックＣＬＫ ２を出力する
ように構成されている。
第５図は第４図の従来のクロック切替方式の動作タイム
チャートであって、セレクタＩＩＡは、セレクタＩＩＡ
に入力する■クロックＣＬＫ １ と■クロックＣＬＫ
２が、選択信号ＳＨＬ■により選択され、選択信号ＳＥ
Ｌ■が論理値“０”の時は、■クロックＣＬＫ ｌを選
択し、選択信号ＳＦ、Ｌ■が論理値“１”の時は、■ク
ロックＣＬＫ ２を選択して出力する。
チャートであって、セレクタＩＩＡは、セレクタＩＩＡ
に入力する■クロックＣＬＫ １ と■クロックＣＬＫ
２が、選択信号ＳＨＬ■により選択され、選択信号ＳＥ
Ｌ■が論理値“０”の時は、■クロックＣＬＫ ｌを選
択し、選択信号ＳＦ、Ｌ■が論理値“１”の時は、■ク
ロックＣＬＫ ２を選択して出力する。
従来のクロック切替方式は、上述の如く、セレクタＩＩ
Ａに入力する■クロックＣＬＫ １と■クロックＣＬＫ
２の選択を、選択信号ＳＥＬ■の論理値の“０”、“
ｌ”により選択して出力するが、選択信号５ＩＥＬ■が
第５図の時刻ｔにて論理値“θ″から論理値“１”に変
化すると、セレクタＩＩＡの出力クロック■は、時刻を
以前はクロックＣＬＫ １であり、時刻も以後はクロッ
クＣＬＫ ２となって、切替えた時に本来としない論理
値“１ ”の時間幅の短い、所謂“ひげ”を生じる。
Ａに入力する■クロックＣＬＫ １と■クロックＣＬＫ
２の選択を、選択信号ＳＥＬ■の論理値の“０”、“
ｌ”により選択して出力するが、選択信号５ＩＥＬ■が
第５図の時刻ｔにて論理値“θ″から論理値“１”に変
化すると、セレクタＩＩＡの出力クロック■は、時刻を
以前はクロックＣＬＫ １であり、時刻も以後はクロッ
クＣＬＫ ２となって、切替えた時に本来としない論理
値“１ ”の時間幅の短い、所謂“ひげ”を生じる。
この“ひげ”状態の出力クロックは、このクロックによ
り駆動される同期式論理回路（図示なし）の誤動作を起
ごし回路の正常動作を保証できないという問題を生じる
。
り駆動される同期式論理回路（図示なし）の誤動作を起
ごし回路の正常動作を保証できないという問題を生じる
。
この問題は、クロック切替器ｌがその出力を、クロック
Ｃ１，Ｋ １からクロックＣＬＫ ２へ切り替える場合
の切替タイミングＳｔを現在選択されていないこれから
切替えられる側のクロックＣＬＫ ２に同期させておく
ようにする本発明の構成によって解決される。
Ｃ１，Ｋ １からクロックＣＬＫ ２へ切り替える場合
の切替タイミングＳｔを現在選択されていないこれから
切替えられる側のクロックＣＬＫ ２に同期させておく
ようにする本発明の構成によって解決される。
本発明のクロック切替方式の１１カ成を示す第１図の原
理図において、 １は、クロックＣＬＫ １ とクロックＣＬＫ ２を入
力して切替タイミングＳｔによりクロックＣ１，Ｋ ｌ
からクロックＣＬＫ ２へ切替えて出力するクロック切
替器、２は、クロックＣＬＫ １ とクロックＣＬＫ
２を入力して、選択信号ＳＥＬにより、切替えられる側
のクロックＣＬＫ ２に同期した同期化タイミングＳｔ
を発生ずるタイミング発生器、 そしてタイミング発生器２の出力の切替えられる側のク
ロックＣＬＫ ２に同期した同期化タイミングＳｔを、
クロック切替器１へ供給してクロックＣＬＫ １からク
ロックＣＬＫ ２へ切替える構成とする。
理図において、 １は、クロックＣＬＫ １ とクロックＣＬＫ ２を入
力して切替タイミングＳｔによりクロックＣ１，Ｋ ｌ
からクロックＣＬＫ ２へ切替えて出力するクロック切
替器、２は、クロックＣＬＫ １ とクロックＣＬＫ
２を入力して、選択信号ＳＥＬにより、切替えられる側
のクロックＣＬＫ ２に同期した同期化タイミングＳｔ
を発生ずるタイミング発生器、 そしてタイミング発生器２の出力の切替えられる側のク
ロックＣＬＫ ２に同期した同期化タイミングＳｔを、
クロック切替器１へ供給してクロックＣＬＫ １からク
ロックＣＬＫ ２へ切替える構成とする。
クロック切替器ｌは、クロックＣＬＫ １ とクロック
ＣＬＫ ２を入力してタイミングＳｔによりクロックＣ
ＬＫ １からクロックＣＬＫ ２へ切替えて出力するが
、タイミング発生器２が、そのタイミングＳｔを、クロ
ックＣＬＫ １とクロックＣＬＫ ２を入力して、外部
からの選択信号ＳＥＬにより、切替えられる側のクロッ
クＣＬＫ ２に同期して発生し、クロック切替器１へ供
給するので、クロック切替器１がクロックＣＬＫ １か
らクロックＣＩＪ ２に切替えた場合の出力クロックに
は、所謂“ひげ”を生ぜず問題は解決される。
ＣＬＫ ２を入力してタイミングＳｔによりクロックＣ
ＬＫ １からクロックＣＬＫ ２へ切替えて出力するが
、タイミング発生器２が、そのタイミングＳｔを、クロ
ックＣＬＫ １とクロックＣＬＫ ２を入力して、外部
からの選択信号ＳＥＬにより、切替えられる側のクロッ
クＣＬＫ ２に同期して発生し、クロック切替器１へ供
給するので、クロック切替器１がクロックＣＬＫ １か
らクロックＣＩＪ ２に切替えた場合の出力クロックに
は、所謂“ひげ”を生ぜず問題は解決される。
第２図は本発明の実施例のクロック切替方式の構成を示
すブロック図であり、第３図はその動作を説明するため
のタイムチャー１・である。
すブロック図であり、第３図はその動作を説明するため
のタイムチャー１・である。
第２図のブロック図において、クロック切替器１はセレ
クタ１１で構成され、そのセレクタ１１が、第３図のタ
イムチャートの■クロックＣＬＫ １ と■クロックＣ
ＬＫ ２を入力して、タイミング発生器２からの■タイ
ミングＳｔにより、クロックＣＬＫ １からクロックＣ
ＬＫ ２へ切替えて■出力クロソクを出力する。
クタ１１で構成され、そのセレクタ１１が、第３図のタ
イムチャートの■クロックＣＬＫ １ と■クロックＣ
ＬＫ ２を入力して、タイミング発生器２からの■タイ
ミングＳｔにより、クロックＣＬＫ １からクロックＣ
ＬＫ ２へ切替えて■出力クロソクを出力する。
タイミング発生器２はセレクタ２１とＤフリップフロッ
プ２２とインバータ２３から構成され、セレクタ２１が
、■クロックＣＬＫ １ と■クロックＣＬＫ ２を入
力して■クロックＣＬＫ ２を出力し、Ｄフリップフロ
ップ２２が、■選択信号入力ＳＥＬをセレクタ２１の出
力のクロックＣＬＫ ２により制御卸して、クロックＣ
ＬＫ ２に同期して立上る同期化タイミングＳｔ■を発
生する。そして、Ｄフリップフロップ２２が発生した同
期化タイミングＳｔ■は、その１ζクロツク切替器ｌの
セレクタ１１へ供給されるともに、インバータ２３で符
号反転されセレクタ２１へ供給される。
プ２２とインバータ２３から構成され、セレクタ２１が
、■クロックＣＬＫ １ と■クロックＣＬＫ ２を入
力して■クロックＣＬＫ ２を出力し、Ｄフリップフロ
ップ２２が、■選択信号入力ＳＥＬをセレクタ２１の出
力のクロックＣＬＫ ２により制御卸して、クロックＣ
ＬＫ ２に同期して立上る同期化タイミングＳｔ■を発
生する。そして、Ｄフリップフロップ２２が発生した同
期化タイミングＳｔ■は、その１ζクロツク切替器ｌの
セレクタ１１へ供給されるともに、インバータ２３で符
号反転されセレクタ２１へ供給される。
り「１ツク切替器１のセレクタ１１は、入力の■りロッ
クＣＬＫ ｌ と■クロックＣＬＫ ２を、タイミング
発生器２のＤフリップフロップ２２からの■クロックＣ
ＬＫ ２に同期した同期化タイミングＳｔ■の論理値“
１″により、クロックＣＬＫ １ とクロックＣＬＫ
２を選択して出力する。
クＣＬＫ ｌ と■クロックＣＬＫ ２を、タイミング
発生器２のＤフリップフロップ２２からの■クロックＣ
ＬＫ ２に同期した同期化タイミングＳｔ■の論理値“
１″により、クロックＣＬＫ １ とクロックＣＬＫ
２を選択して出力する。
従って本実施例のクロック切替方式は、第３図のタイム
チャーｊ・の時刻りにおいて、■選択信号ＳＥＬが論理
値“１”となりタイミング発生器２のＤフリップフロッ
プ２２へ入力されても、クロック切替器１のセレクタ１
１は直ぐには■クロックＣＬＫ １から■クロックＣＬ
Ｋ ２への切替動作をせずに、切替えられる側の■クロ
ックＣＬＫ ２が来た時に該クロックＣＬＫ ２の立上
りに同期して■同期化タイミングＳｔを発生して、該■
同期化タイミングＳｔにより、■クロックＣＬＫ １か
ら■クロックＣＩ、Ｋ ２への切替動作を行うので、セ
レクタ１１の出力クロック■は、所謂′°ひげ”を生ぜ
ず問題は無い。
チャーｊ・の時刻りにおいて、■選択信号ＳＥＬが論理
値“１”となりタイミング発生器２のＤフリップフロッ
プ２２へ入力されても、クロック切替器１のセレクタ１
１は直ぐには■クロックＣＬＫ １から■クロックＣＬ
Ｋ ２への切替動作をせずに、切替えられる側の■クロ
ックＣＬＫ ２が来た時に該クロックＣＬＫ ２の立上
りに同期して■同期化タイミングＳｔを発生して、該■
同期化タイミングＳｔにより、■クロックＣＬＫ １か
ら■クロックＣＩ、Ｋ ２への切替動作を行うので、セ
レクタ１１の出力クロック■は、所謂′°ひげ”を生ぜ
ず問題は無い。
以上説明した如く、本発明によれば、切替器により切替
えられ出力されるクロックに、必要としないクロックの
発生を防止できるので、クロック切替器の出力により駆
動される同ｊｌＪ１式論理回路が誤動作を起こすことが
なく、回路の正常動作を保証する効果が得られる。
えられ出力されるクロックに、必要としないクロックの
発生を防止できるので、クロック切替器の出力により駆
動される同ｊｌＪ１式論理回路が誤動作を起こすことが
なく、回路の正常動作を保証する効果が得られる。
第１図は本発明のクロック切替方式の構成を示す原理図
、 第２図は本発明の実施例のクロック切替方式の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイツ
、チャート、 第４図は従来のクロック切替方式の構成を示すブロック
図、 第５図は従来例のクロック切替方式の動作タイムチャー
トである。 図において、 ｌはクロック切替器、 １１はセレクタ、 ２はタイミング発生器、 ２１はセレクタ、 ２２はＤフリップフロップである。 苅象発日月の２０ツノ切習就の荊り反とテ丁ミ、１し宗
ジＰ久手 １ ｇ 第２図 ｅｏｏｏ。 ／ＩＡ 伏し艮の７Ｏソ２を刀％方代゛のａ算Ｘとホすフ゛０ツ
２闇争 ４ 口 特則 イＬ釆の２０ソフｃ７１１トえ式゛の寺のイ下２仏チャ
ート等 ５ Ｚ
、 第２図は本発明の実施例のクロック切替方式の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイツ
、チャート、 第４図は従来のクロック切替方式の構成を示すブロック
図、 第５図は従来例のクロック切替方式の動作タイムチャー
トである。 図において、 ｌはクロック切替器、 １１はセレクタ、 ２はタイミング発生器、 ２１はセレクタ、 ２２はＤフリップフロップである。 苅象発日月の２０ツノ切習就の荊り反とテ丁ミ、１し宗
ジＰ久手 １ ｇ 第２図 ｅｏｏｏ。 ／ＩＡ 伏し艮の７Ｏソ２を刀％方代゛のａ算Ｘとホすフ゛０ツ
２闇争 ４ 口 特則 イＬ釆の２０ソフｃ７１１トえ式゛の寺のイ下２仏チャ
ート等 ５ Ｚ
Claims (1)
- あるクロック（ＣＬＫ１）から別のクロック（ＣＬＫ
２）へ切替える（１）クロック切替方式において、該切
替のタイミング（Ｓｔ）をこれから切替えられる側のク
ロック（ＣＬＫ２）に同期させておく（２）ようにする
ことを特徴としたクロック切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013107A JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013107A JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189220A true JPH01189220A (ja) | 1989-07-28 |
| JP2737903B2 JP2737903B2 (ja) | 1998-04-08 |
Family
ID=11823926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013107A Expired - Fee Related JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737903B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550499A (en) * | 1995-04-18 | 1996-08-27 | Cyrix Corporation | Single delay line adjustable duty cycle clock generator |
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
| KR100336759B1 (ko) * | 1999-09-28 | 2002-05-16 | 박종섭 | 클럭신호 선택회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS62272617A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | クロツク切替回路 |
-
1988
- 1988-01-22 JP JP63013107A patent/JP2737903B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS62272617A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | クロツク切替回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| US5550499A (en) * | 1995-04-18 | 1996-08-27 | Cyrix Corporation | Single delay line adjustable duty cycle clock generator |
| KR100336759B1 (ko) * | 1999-09-28 | 2002-05-16 | 박종섭 | 클럭신호 선택회로 |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737903B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |