JPH03224017A - クロック切替装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、同期方式論理回路に供給するクロックを二
重化して、一方のクロックから他方のクロックへ支障な
く切り替えるクロック切替装置に関するものである。

〔従来の技術〕

第８図は例えば特開平１−１８９２２０号公報に示され
た従来のクロック切替装置を示すブロック図である。図
において、■は二重化されたクロック中の１系クロック
が入力される入力端子、２は同じく２系クロックが入力
される入力端子であり、３は前記１系クロックと２系ク
ロックのいずれか一方を選択するための選択信号が入力
される入力端子である。また、４は入力端子３から入力
された選択信号をラッチするＤフリツプフロツプであり
、５はこのＤフリップフロップ４の出力の極性を反転さ
せるインバータである。６はこのインバータ５の出力に
基づいて前記入力端子１および２から入力された１系ク
ロックと２系クロックのいずれか一方を選択し、それを
ラッチのタイミングを与えるトリガとしてＤフリップフ
ロップ４に供給する第１のセレクタである。７はＤフリ
ップフロップ４の出力に基づいて前記入力端子１および
２から入力された１系クロックと２系クロックのいずれ
か一方を選択し、それを出力クロックとして出力する第
２のセレクタである。８はこの第２のセレクタ７からの
出力クロックが出力される出力端子である。

次に動作について説明する。ここで、第９図はその動作
を説明するためのタイミング図である。

第１のセレクタ６および第２のセレクタ７には、入力端
子１より第９図（ａ）に示す１系クロックが、また、入
力端子２より第９図（ｂ）に示す２系クロックがそれぞ
れ入力されている。Ｄフリップフロップ４はこの第１の
セレクタ６の出力をトリガとして、入力端子３から入力
された第９図（ｃ）に示す選択信号をラッチして第２の
セレクタ７と、インバータ５に出力する。インバータ５
はＤフリップフロップ４の出力の極性を反転して第１の
セレクタ６に出力する。第１のセレクタ６はこのインバ
ータ５の出力をセレクト信号として、入力端子１からの
１系クロックと入力端子２からの２系クロックのいずれ
か一方を選択し、それをＤフリップフロップ４にラッチ
タイミングを与えるトリガとして供給する。第２のセレ
クタ７はＤフリップフロップ４の出力を直接セレクタ信
号として、入力端子１からの１系クロックと入力端子２
からの２系クロックのいずれか一方を選択し、出力クロ
ックとして出力端子８より出力する。

ここで、第２のセレクタ７と、第１のセレクタ６のセレ
クト信号は互いに極性が反転した相補の関係にあるので
、１系クロックと２系クロックのどちらか一方が第２の
セレクタ７より出力クロックとして出力端子８に出力さ
れ、他方が第１のセレクタ６よりラッチのタイミングを
与えるトリガとしてＤフリツプフロツプに送られる。従
って、入力端子３から入力される選択信号は、出力クロ
ックとして選択されていない系統のクロックをトリガと
してＤフリップフロップ４によってラッチされる。その
ため、選択信号が変化すると、その変化は出力クロック
として選択されていない系統のクロックで同期化され、
この同期化された選択信号、すなわちＤフリップフロッ
プ４の出力の変化タイミングで選択されていない系統の
クロックが出力クロックとして選択されることになる。

第９図では切替タイミング以前では１系クロックが出力
クロックとして選択されており、第９図（ｃ）に示す選
択信号の変化は、２系クロックで同期化されてＤフリッ
プフロップ４でラッチされる。

第９図（ｄ）はこのＤフリップフロップ４の出力を示す
ものである。Ｄフリップフロップ４の出力が変化すると
、第２のセレクタ７は切り替えられて、出力端子８への
出力クロックは第９図（ｅ）に示すように１系クロック
から２系クロックに切り替えられることを示している。

〔発明が解決しようとする課題〕

従来のクロック切替装置は以上のように構成されている
ので、入力されるクロックそのものは二重化されていて
も、クロック切替機能は二重化されておらず、このクロ
ック切替機能部分に故障が発生した場合には、それを修
理または交換するまでの間、クロックの供給が断たれて
しまうという課題があった。

この発明は上記のような課題を解消するためになされた
もので、入力されるクロックだけでなく、クロック切替
機能部分についても二重化し、その一方に故障が生じて
も、他方が単独でクロックを供給することのできるクロ
ック切替装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るクロック切替装置は、二重化されたそれ
ぞれの系のクロックまたはそれに同期した信号に同期し
て動作し、それぞれの系の切替信号のラッチを行う第１
の１系順序回路および第１の２系順序回路と、これら第
１の１系順序回路と第１の２系順序回路の出力、および
それぞれの系強制動作信号の状態に基づいて、出力する
クロックの系を定める各県の切替論理回路出力を生成す
る１系切替論理回路および２系切替論理回路と、各県の
クロックまたはそれに同期した信号に同期して動作し、
前記１系切替論理回路出力あるいは２系切替論理回路出
力をラッチする第２の１系順序回路および第２の２系順
序回路と、これら第２の１系順序回路あるいは第２の２
系順序回路の出力を遅延させる１系遅延回路および２系
遅延回路と、１系遅延回路あるいは２系遅延回路の出力
に基づいて、該当する系のクロックの通過を制御する１
系クロック出力バッファおよび２系クロック出力バッフ
ァと、これら両系のクロック出力バッファのいずれかを
通過した系のクロックが出力クロックとして出力される
クロック伝送路とを備えたものである。

〔作　用］ この発明におけるクロック切替装置は、クロ・ツクの切
替機能部分を、第１の１系順序回路、１系切替論理回路
、第２の１系順序回路、１系遅延回路、および１系クロ
ック出カバ゛ンフプによる１系切替回路と、第１の２系
順序回路、２系切替論理回路、第２の２系順序回路、２
系遅延回路、および２系クロック出力バッファによる２
系切替回路とで二重化し、それぞれの系の切替回路にお
いて、自系のクロックまたはそれに同期した信号に同期
して動作する第１の順序回路で自系の切替信号をラッチ
し、両系の第１の順序回路の出力および自系の強制動作
信号の状態に基づいて出力クロックの系を定める切替論
理回路出力を生成して、その切替論理回路出力を第２の
順序回路に自系のクロックまたはそれに同期した信号に
同期してラッチさせ、その出力を所定時間だけ遅延させ
た信号でクロック出力バッファを制御して、いずれか一
方の系のクロックを出力クロックとしてクロック伝送路
より出力することにより、一方の切替回路に故障が発生
しても、他方の切替回路が単独でクロックの供給を継続
することができるクロック切替装置を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１．２は二重化されたクロック中の１系ク
ロックあるいは２系クロックが入力される入力端子であ
る。また、１０は外部より１系切替信号が入力される入
力端子、１１は同じく２系切替信号が入力される入力端
子であり、１２は外部より１系強制動作信号が入力され
る入力端子、１３は同じく２系強制動作信号が入力され
る入力端子である。

１４は入力端子１より入力される１系クロックに同期し
て動作し、入力端子１０より入力される１系切替信号を
ラッチして第１の１系順序回路出力として出力する第１
の１系順序回路であり、１５は入力端子２より入力され
る２系クロックに同期して動作し、入力端子１１より入
力される２系切替信号をラッチして第１の２系順序回路
出力として出力する第１の２系順序回路である。この第
１の１系順序回路１４および第１の２系順序回路１５は
、例えばＤフリップフロップにて構成されている。

１６はこれら第１の１系順序回路１４と第１のの２系順
序回路１５とが出力する第１の１系順序回路出力および
第１の２系順序回路出力と、入力端子１２より入力され
た１系強制動作信号とが人力され、それらの状態に基づ
いて１系クロックと２系クロックの選択を定めるｌ系切
替論理回路出力を生成する１系切替論理回路である。１
７は同じく第１の１系順序回路１４と第１の２系順序回
路１５とが出力する第１の１系順序回路出力および第１
の２系順序回路出力と、入力端子１３より入力された２
系強制動作信号とが入力され、それらの状態に基づいて
１系クロックと２系クロックの選択を定める２系切替論
理回路出力を生成する２系切替論理回路である。

１８は前記１系クロックに同期して動作して１系切替論
理回路１６からの１系切替論理回路出力をラッチし、そ
れを第２の１系順序回路出力として出力する第２の１系
順序回路であり、１９は同様に２系クロックに同期して
動作して２系切替論理回路１７からの２系切替論理回路
出力をラッチし、それを第２の２系順序回路出力として
出力する第２の２系順序回路である。この第２の１系順
序回路１８および第２の２系順序回路１９も、例えばＤ
フリップフロップにて構成されている。

２０はこの第２の１系順序回路１日の出力する第２の１
系順序回路出力を遅延させ、それを１系遅延回路出力と
して出力する１系遅延回路であり、２１は第２の２系順
序回路１９の出力する第２の２系順序回路出力を遅延さ
せ、それを２系遅延回路出力として出力する２系遅延回
路である。２２はこの１系遅延回路２０からの１系遅延
回路出力に基づいて、入力端子１から入力された１系ク
ロックの通過を制御する１系クロック出力バッファであ
り、２３は同じ（，２系遅延回路２１からの２系遅延回
路出力に基づいて、入力端子２から入力された２系クロ
ックの通過を制御する２系クロック出力バッファである
。これらの１系クロック出力バノフア２２および２系ク
ロック出カバソフア２３としては、例えばトライステー
ト型のバッファが使用される。

２４は前記第１の１系順序回路１４．１系切替論理回路
１６、第２の１系順序回路１８．１系遅延回路２０、お
よび１系クロック出力バンフア２２によって形成された
１系切替回路であり、２５は前記第１の２系順序回路１
５．２系切替論理回路１７、第２の２系順序回路１９．
２系遅延回路２１、および２系クロック出力バッファ２
３によって形成された２系切替回路である。２６は１系
切替回路２４の１系クロック出力バッファ２２を通過し
た１系クロック、あるいは２系切替回路２５の２系クロ
ック出カバソフア２３を通過した２系クロックが出力ク
ロックとして出力されるクロック伝送路であり、２７は
このクロック伝送路２６をプルアップしているプルアン
プ抵抗である。

次に動作について説明する。ここで、第２図および第３
図はその動作を説明するためのタイミング図であり、第
２図は２系クロックから１系クロックへの切替動作を示
し、第３図は１系クロックから２系クロックへの切替動
作を示している。また、信号は切替に対して°′Ｈ”が
有意であるものとし、まず、２系クロックから１系クロ
ックへの切替動作について第２図を用いて説明する。

第１の１系順序回路１４と第２の１系順序回路１８とは
、第２図（ａ）に示す１系クロックに同期して動作し、
第１の２系順序回路１５と第２の２系順序回路１９とは
、第２図（ｄ）に示す２系クロックに同期して動作する
。従って、第１の１系順序回路１４は入力端子１０から
入力される第２図（ｂ）に示す１系切替信号をラッチし
、それを第２図（ｃ）に示す第１の１系順序回路出力と
して１系切替論理回路１６および２系切替論理回路１７
に出力する。また、第１の２系順序回路１５も同様に、
入力端子１１から入力される第２図（ｅ）に示す２系切
替信号をラッチし、それを第２図（ｆ）に示す第１の２
系順序回路出力として１系切替論理回路１６および２系
切替論理回路１７に出力する。

１系切替論理回路１６はこれら第１の１系順序回路出力
および第１の２系順序回路出力と、入力端子１２から入
力される１系強制動作信号の状態に基づいて１系クロッ
ク出力バッファ２２の開閉を定めるための１系切替論理
回路出力を出力する。

２系切替論理回路１７も同様に前記第１の１系順序回路
出力および第１の２系順序回路出力と、入力端子１３か
ら入力される２系強制動作信号の状態により２系クロッ
ク出力バッファ２３の開閉を定めるだめの２系切替論理
回路出力を出力する。

第４図にこの１系切替論理回路１６の機能を示し、第５
図に２系切替論理回路１７の機能を示す。

１系切替論理回路１６は第４図に示すように、第１の１
系順序回路出力が“Ｈ”で、第１の２系順序回路出力が
“Ｌ”のとき、または１系強制動作信号が“Ｈ”のとき
には１系切替論理回路出力を“Ｈ”とする。また、第１
の１系順序回路出力が′“Ｌ”、第１の２系順序回路出
力が“Ｈ”で１系強制動作信号が“′Ｌ”のときには、
１系切替論理回路出力を“Ｌ′とし、その他の状態のと
きは１系切替論理回路出力を以前の状態に保持する。

同様にして、２系切替論理回路１７は、第５図に示すよ
うに第１の２系順序回路出力が°“Ｈ”で第１の１系順
序回路出力が“′Ｌ”のとき、または２系の強制動作信
号がＨ”のときには２系切替論理回路出力を“Ｈ”とす
る。また、第１の２系順序回路出力が“Ｌ”、第１の１
系順序回路出力が“Ｈ”で１系強制動作信号が“Ｌ”の
ときには、２系切替論理回路出力を“Ｌ”とし、その他
の状態のときは２系切替論理回路出力を以前の状態に保
持する。

第２図ではこれら１系強制動作信号および２系強制動作
信号はともに“Ｌ”、すなわち強制動作モードでないと
して扱っており、１系では第１の１系順序回路出力が“
Ｈ”、第１の２系順序回路出力が“′Ｌ”になったとき
、１系切替論理回路出力は第２図（ｇ）に示すように“
°Ｈ”となり、２系切替論理回路出力は第２図（ｊ）に
示すように”Ｌ”となる。

第２の１系順序回路１８は１系切替論理回路１６からの
１系切替論理回路出力を１系クロックに同期してラッチ
し、第２図（ｈ）に示す第２の１系順序回路出力として
１系遅延回路２０に出力する。１系遅延回路２０はこの
第２の１系順序回路出力を、第２図（ｉ）に示すように
１系クロックに対して１／４位相の遅延を与え、１系ク
ロック出カバッファの開閉のタイミングが１系クロック
の“Ｈ”の中央となる１系遅延回路出力を生成する。

１系クロック出力バッファ２２はこの１系遅延回路出力
が“Ｈ”になると、第２図（−）に示すようにクロック
伝送路２６に対して入力端子１より入力された１系クロ
ックの出力を開始する。

第２の２系順序回路１９でも同様に、２系切替論理回路
出力を２系クロックに同期してラッチし、第２図（ｋ）
に示す第２の２系順序回路出力として２系遅延回路２１
に送る。２系遅延回路２１は２系クロック出力バッファ
２３の開閉のタイミングが２系クロックの“Ｈ”の中央
になるように、受は取った第２の２系順序回路出力を２
系クロックに対して１／４位相遅延を与え、第２図（２
）に示す遅延回路出力を生成する。２系クロック出力バ
ッファ２３は２系遅延回路出力が°′Ｌ″になると、第
２図（ｍ）に示すようにクロック伝送路２６に対して入
力端子２より入力された２系クロックの出力を停止する
。

次に第３図に従って、ｌ系クロックから２系クロックへ
の切替動作について説明する。この場合、入力端子１か
ら入力される１系切替信号が第３図（ｂ）の如く′Ｈ”
→“Ｌ”、入力端子２から入力される２系切替信号が第
３図（ｅ）の如く“じ→“Ｈ”になり、その後の動作は
第２図の場合と同様であるが、クロック伝送路２６上に
１系クロ・ツク出力バッファ２２および２系クロック出
力バッファ２３のいずれもが出力クロックを出力しない
状態が発生する。このような場合、クロ・ツク伝送路２
６をプルアップしているプルアップ抵抗２７により“Ｈ
”を保つことになる。第２図および第３図から、１系ク
ロックと２系クロ・ツクの位相差が１／４位相以内であ
れば、クロック伝送路２６上にスパイクを発生させずに
クロ・ツク切替を行うことができる。

次に１系切替回路２４あるいは２系切替回路２５のいず
れかに故障が生じた場合の処理について述べる。１系切
替回路２４に故障が生じた場合は入力端子１３より入力
される２系強制動作信号を“Ｈ”とする。これによって
２系切替論理回路Ｉ７から出力される２系論理回路出力
は“Ｈ”となり、従って２系クロック出力バッファ２３
が強制的に開かれて、２系クロックがクロック伝送路２
６に出力される。このような状態で１系切替回路２４を
クロック伝送路２６と２系切替回路２５から切り離して
修理または交換を行う。１系切替回路２４．２系切替回
路２５およびクロック伝送路２６の相互はコネクタ等で
接続しておけば簡単に切り離すことができる。２系切替
回路２５が故障した場合も同様な操作で２系切替回路を
修理または交換することができる。

なお、上記実施例では、第２の１系順序回路出力が１系
クロックの“Ｈ”の中央で変化し、また第２の２系順序
回路出力も２系クロックの“Ｈ”の中央で変化するよう
に設定したものを示したが、“°Ｌ゛の中央で変化する
ように設定してもよい。

この場合は１系遅延回路２０．２系遅延回路２１の遅延
量を１系クロックおよび２系クロックに対し３／４位相
分とし、さらに１系クロック出力バッファ２２および２
系クロック出カバソフア２３が同時に出力を停止すると
きのために、クロック伝送路２６をプルダウンにしてお
く。

また、上記実施例では、１系クロック出力バッファ２２
．２系クロック出力バッファ２３としてトライステート
型のバッファを使用しているが、オープンコレタフ型の
バッファでも実現できる。

また実施例では、第１の１系順序回路１４と第２の１系
順序回路１８が、１系クロックをトリガとして動作し、
第１の２系順序回路１５と第２の２系順序回路１９が、
２系クロックをトリガとして動作するものを示したが、
第６図に示すように、第１の１系順序回路１４のトリガ
は入力端子２８から入力される１系クロックに同期した
パルスとし、第１の２系順序回路１５のトリガは入力端
子２９から入力される２系クロックに同期したパルスと
してもよく、さらに両パルスの位相がほぼ一致しでいれ
ばなおよい。また、第２の１系順序回路１８のトリガも
入力端子３０から入力される１系クロックに同期したパ
ルスとし、第２の２系順序回路１９のトリガも入力端子
３１から入力される２系クロックに同期したパルスとし
てもよく、さらに両パルスの位相がほぼ一致していれば
なおよい。

第７図は第６図に示す実施例の動作を説明するためのタ
イミング図である。第７図（ａ）　、　（ｄ）はＩ系ク
ロックおよび２系クロックであり、第７図（ｂ）は入力
端子２８から入力された第１の１系の順序回路１４のト
リガ、第７図（ｃ）は入力端子３０から入力された第２
の１系順序回路１８のトリガである。また、第７図（ｅ
）は入力端子２９より入力された第１の２系順序回路１
５のトリガであり、第７図（ｆ）は入力端子３１より入
力された第２の２系順序回路１９のトリガである。

第１図に示した実施例では、１系切替論理回路１６と２
系切替論理回路１７は、入力端子１からの１系クロック
と入力端子２からの２系クロックの位相が一致していて
も１ビット以内に両系の切替論理回路出力を出力しなけ
ればならないが、第６図および第７図に示した実施例で
は、１系切替論理回路出力および２系切替論理回路出力
は２ビット以内に出力されればよく、ｌ系切替論理回路
１６および２系切替論理回路１７の処理速度に余裕をも
たせることができる。

また、第１図に示す実施例では、両系の第１と第２の順
序回路はすべてＤフリップフロップにて構成したが、第
６図と第７図に示した例のように第１の順序回路と第２
の順序回路のトリガのパルスに重なりがなければそれら
をラッチによっても構成できる。

また、上記実施例ではクロックを切り替える場合につい
て説明したが、通常のデータやタイミング信号の切り替
えに通用してもよい。

また第１図および第６図に示した実施例では、両系の第
１．第２の順序回路のトリガとなる信号が断状態になる
と切替動作は行えなくなるが、構成を第６図のようにし
、各順序回路をラッチにて構成し、さらに両系の第１．
第２の順序回路のトリガとなる信号が断状態の場合は強
制的にラッチをイネーブル状態にする回路を追加してラ
ッチ動作を止め、ラッチの入力信号が直接出力信号とな
るようにすれば、切替のタイミングは保障できないが切
替動作は可能となる。

〔発明の効果〕

以上のように、この発明によれば、装置を第１の１系順
序回路、１系切替論理回路、第２の１系順序回路、１系
遅延回路、および１系クロック出カバッファを備えた１
系切替回路と、第１の２系順序回路、２系切替論理回路
、第２の２系順序回路、２系遅延回路、および２系クロ
ック出力バッファを備えた２系切替回路とによって二重
化するように構成したので、一方の切替回路に故障が発
生しても、他方の正常な切替回路が単独でクロックの供
給を継続することができ、また、両系の切替回路が正常
に動作している時にクロック切替を行っても、二重化さ
れた両系クロックの位相差が１／４位相の範囲内であれ
ば、クロック伝送路にスパイクを発生させることなくク
ロック切替を行うことができ、信頬性の高いクロック切
替装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるクロック切替装置を
示すブロック図、第２図および第３図はその動作を説明
するためのタイミング図、第４図および第５図は１系切
替論理回路および２系切替論理回路の機能を示す説明図
、第６図はこの発明の他の実施例を示すブロック図、第
７図はその動作を説明するためのタイミング図、第８図
は従来のクロック切替装置を示すブロック図、第９図は
その動作を説明するためのタイミング図である。 １４は第１の１系順序回路、１５は第１の２系順序回路
、１６は１系切替論理回路、１７は２系切替論理回路、
１８は第２の１系順序回路、１９は第２の２系順序回路
、２０は１系遅延回路、２１は２系遅延回路、２２は１
系クロック出力バッファ、２３は２系クロック出カバソ
フア、２６はクロック伝送路。 なお、図中、同一符号は同一、又は相当部分を示す。 １９、第２ハ２糸Ｐｌ＠序同誌 第 ３ 図 第 図 ２４

Claims (1)

【特許請求の範囲】
1. １系クロックと２系クロックとで二重化されたクロック
   中の、前記１系クロックあるいは当該１系クロックに同
   期した信号に同期して動作し、入力される１系切替信号
   をラッチして第１の１系順序回路出力として出力する第
   １の１系順序回路と、前記２系クロックあるいは当該２
   系クロックに同期した信号に同期して動作し、入力され
   る２系切替信号をラッチして第１の２系順序回路出力と
   して出力する第１の２系順序回路と、前記第１の１系順
   序回路出力、第１の２系順序回路出力、および入力され
   た１系強制動作信号の状態に基づいて、前記１系クロッ
   クと２系クロックの選択を定める１系切替論理回路出力
   を生成する１系切替論理回路と、前記第１の１系順序回
   路出力、第１の２系順序回路出力、および入力された２
   系強制動作信号の状態に基づいて、前記１系クロックと
   ２系クロックの選択を定める２系切替論理回路出力を生
   成する２系切替論理回路と、前記１系クロックあるいは
   当該１系クロックに同期した信号に同期して動作し、前
   記１系切替論理回路出力をラッチして第２の１系順序回
   路出力として出力する第２の１系順序回路と、前記２系
   クロックあるいは当該２系クロックに同期した信号に同
   期して動作し、前記２系切替論理回路出力をラッチして
   第２の２系順序回路出力として出力する第２の２系順序
   回路と、前記第２の１系順序回路出力を遅延させ、１系
   遅延回路出力として出力する１系遅延回路と、前記第２
   の２系順序回路出力を遅延させ、２系遅延回路出力とし
   て出力する２系遅延回路と、前記１系遅延回路出力によ
   って前記１系クロックの通過を制御する１系クロック出
   力バッファと、前記２系遅延回路出力によって前記２系
   クロックの通過を制御する２系クロック出力バッファと
   、前記１系クロック出力バッファを通過した前記１系ク
   ロック、あるいは前記２系クロック出力バッファを通過
   した前記２系クロックが出力クロックとして出力される
   クロック伝送路とを備えたクロック切替装置。