KR950013799B1 - 이중 클럭시스템의 클럭신호 선택장치 - Google Patents

Abstract

내용 없음.

Description

이중 클럭시스템의 클럭신호 선택장치

제 1 도는 본 발명에 따른 클럭신호 선택장치의 구성을 도시한 블럭도.

제 2 도는 제 1 도에 도시된 각 동기부의 일실시예를 도시한 구성도.

제 3 도는 제 1 도에 도시된 각 제어부의 일실시예를 도시한 구성도.

제 4 도는 제 1 도에 도시된 장치의 각 입출력신호의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제어신호공급수단 15 : 동기수단

20 : 제 1 동기부 25 : 제 2 동기부

30 : 제어수단 35 : 제 1 제어부

40 : 제 2 제어부 45 : 선택출력수단

본 발명은 이중클럭 시스템에 있어서 클럭신호의 절체를 위한 클럭신호 선택장치에 관한 것으로, 특히 변경 후에도 새로 선택된 신호가 이전의 신호에 동기되면서 클럭신호 선택장치에 관한 것이다.

통신장비나 컴퓨터시스템의 경우 데이타의 송수신을 위해 클럭신호를 이용한다. 클럭신호는 시스템의 클럭발생기를 이용하여 얻는데, 최근에는 사용중인 클럭발생기가 고장났을 경우를 대비하여 비상용 클럭발생기를 별도로 더 두고 있다. 즉, 클럭시스템을 이중화하고 그 중 하나를 사용하고 사용클럭의 고장이나 기타 필요한 경우 이를 새로운 클럭으로 대체할 수 있도록 함으로써 시스템의 안정적 운영을 도모한다.

그런데 이렇게 이중화된 클럭시스템을 사용하는 경우 사용중인 클럭신호를 대기중인 클럭발생기에서 공급되는 새로운 클럭신호로 절체하기 위해서는 별도의 수단이 필요한다. 아울러 이중화된 클럭시스템의 양 클럭신호는 반드시 위상이 일치한다고는 할 수 없으므로, 클럭신호 절체시 발생하는 위상차이를 보상하기 위한 방안이 강구될 필요가 있다.

이를 위해 본 발명은 이중화된 클럭시스템에서 공급되는 두개의 클럭신호를 절체할 수 있으면서 절체 전후의 양 클럭신호간의 위상차가 발생되지 않도록 하는 이중 클럭시스템의 클럭신호 선택장치를 제공하는데 그 목적이 있다.

이를 위해 본 발명은 클럭선택신호를 이용하여 이중클럭시스템에서 공급되는 비동기 동일주파수의 2개의 클럭신호중 하나의 클럭신호를 택일하여 출력하는 이중클럭시스템의 클럭신호 선택장치에 있어서, 상기 클럭선택신호에 응답하여 상기 클럭신호의 선택에 필요한 소정의 제 1 제어신호를 출력하는 제어신호공급수단과, 선택하려는 클럭신호에 상기 제 1 제어신호를 동기시켜 출력하는 동기수단과, 상기 동기수단에서 인가되는 상기 제 1 제어신호중 선택하려는 클럭신호에 관련된 신호에 응답하여 상기 클럭신호를 유호하게 선택할 수 있는 신호를 출력하고, 선택하지 않으려는 클럭신호에 관련된 신호에 응답하여 상기 클럭신호를 유호하게 선택할 수 없는 신호를 각각 출력함과 동시에 이러한 신호출력이 가능하도록 상기 동기수단을 제어하는 소정의 제 2 제어신호를 출력하는 제어수단과, 상기 제어수단에서 출력되는 신호와 상기 클럭신호를 적절히 조합하여 선택하려는 클럭신호만을 선택 출력하는 선택출력수단을 포함함을 특징으로 한다.

이하에서 첨부된 도면을 참조하여 본 발명을 구체적으로 설명한다.

제 1 도는 본 발명에 따른 이중클럭시스템의 클럭신호 선택장치의 구성을 설명하기 위한 블럭도를 도시한 것이고, 제 2 도는 제 1 도에 도시된 제1 및 제 2 동기부의 일 실시예를 도시한 회로도이고, 제 3 도는 제 1 도에 도시된 제1 및 제 2 제어부의 일실시예를 도시한 회로도이다.

제 1 도에 있어서, 도면 부호 10은 제어신호 공급수단을, 15은 동기수단을, 30은 제어수단을, 45는 선택출력 수단을 나타낸다.

제어신호 공급수단(10)은 버퍼(12) 및 인버터(13)으로 구성되며, 클럭선택신호를 버퍼링하고 반전시켜 제 1 제어신호(USE＿A1)(USE＿B1)을 각각 발생시킨다. 이때, 클럭선택신호는 두개의 클럭신호중 하나의 클럭신호를 배타적으로 선택 가능해야 하는 바, 각 클럭신호에 대응하는 두가지의 서로 다른 값을 갖도록 하기 위함이다.

동기수단(15)은 제1 및 제 2 동기부로 구성되며, 비동기신호인 클럭선택신호를 두개의 클럭신호(클럭＿1,클럭＿2)에 각각 동시시켜 래치하고, 클럭신호에 따라 래치된 값을 클리어시킨다.

제어수단(30)은 제1 및 제 2 제어부로 구성되며, 동기수단(15)의 래치된 값을 클리어시키기 위한 클리어신호를 발생한다.

선택출력수단(45)는 논리곱 게이트(50)(55) 및 논리합게이트(60)으로 구성되며, 클럭＿1 및 클럭＿2에 동시시켜, 상기 제어수단(30)으로부터의 USE＿A3, USE＿B3신호를 선택 출력하게 된다.

제 2 도 및 제 3 도를 참조하여 본 발명의 구성의 상세한 설명을 하면 다음과 같다.

동기수단(15)의 각 동기부(20)(25)는 상기 제어신호공급수단(10)의 버퍼(12)와 인버터(13)에서 각각 제공되는 제 1 제어신호(USE＿1,USE＿2), 각각에 대응된다. 상기 제 1 동기부(20)은 인버터(100)와 논리곱 소장(110,115)와 플립플롭(105,120)으로 구성된다. 이때, 본 발명의 실시예로서 플립플롭(105,120)은 JK플립플롭을 사용한다.

상기 제 1 제어신호중 USE＿ A1은 플립플롭(105)의 J단자에 바로 인가되는 동시에 제 1 동기부(20)의 인버터(100)를 거쳐 플립플롭(105)의 K단자에도 인가된다. 클럭신호중 클럭_1은 반전되어 플립플롭(105,120)의 클리어신호로 인가된다. 각각의 논리곱소자(110,115)에는 플립플롭(105)의 두 출력이 각각 인가됨과 동시에 상기 USE＿A1이 각각 인가된다. 상기 논리곱소자(110,115)의 각 출력은 또다른 플립플롭(120)의 JK단자에 각각 인가된다. 제어수단(30)의 제 2 제어부(40)에서 제공되는 제 2 제어신호(CLEAR＿A)는 반전되어 각 플립플롭(105,120)의 클럭신호로 인가된다. 플립플롭(120)의 Q출력단에서 제 1 동기부(20)의 최종 출력신호인 USE＿A2이 출력된다.

제 2 동기부(25)도 상기 제 1 동기부(20)와 동일한 구성요소로 이루어진다. 다만, 제 2 동기부(25)는 각 구성요소의 입출력신호에 있어서 클릭＿1 대신 클럭＿2, USE＿A1 대신 USE＿B1, CLEAR＿A 대신 CLEAR＿B, USE＿A2 대신 USE＿B2로 됨이 상설한 제 1 동기부(20)와 다르다.

제어수단(30)은 제 1 제어부(35)와 제 2 제어부(40)로 구성된다. 제 1 제어부(35)는 제 1 동기부(20)에, 제 2 제어부(40)는 제 2 동기부(25)에 각각 관련된다.

제 1 제어부(35)는 쉬프트레지스트(150)와 부정논리곱소자(155)로 구성된다. 제 1 제어부 (35)는 일정한 값의 직류전원(Vcc)을 시리얼입력으로 하고, 제 1 동기부(20)의 출력신호인 USE＿A2의 반전된 신호를 클리어신호로 하며, 클럭_1의 반전된 신호를 클럭신호로 하여 인가받으며, 출력단 QC와 QD에서는 소정클럭후 상기 USE＿A2의 값에 따라 인에이블신호 또는 디스에이블신호를 출력한다. QC단자에서 출력되는 신호는 상기 제어신호공급수단(10)에서 제공되는 USE＿A1신호와 함께 부정논리곱소자(155)에 인가된다. 상기 부정논리곱소자(155)는 제 2 동기부(25)를 제어하는 제 2 제어신호(CLEAR＿B)를 출력한다. QD단자는 선택 출력수단(50)에 인가되어 대응되는 클럭신호의 선택출력을 결정한다.

제 2 제어부(40)도 상기 제 1 제어부(35)와 마찬가지로 쉬프트레지스터(160)와 부정논리곱소자(165)로 구성된다. 다만, 제 2 제어부(40)는 각 구성요소의 입출력신호에 있어서 클럭＿1 대신 클럭＿2, USE＿A1 대신 USE＿B1, USE＿A2 대신 USE＿B2, CLEAR＿A 대신 CLEAR＿B, USE＿A3 대신 USE＿B3로 됨이 상설한 제 1 제어부(20)와 다르다. 선택출력수단(45)은 적어도 두개의 논리곱소자(50,55)와 하나의 논리곱소자(60)로 할 수 있다. 논리곱소자(50)는 클럭＿1의 출력에 관련하며, 다른 논리곱소자(55)는 클럭＿2의 출력에 관련한다.

이하에서는 첨부한 제 4 도를 부가적으로 참조하여 본 발명의 동작을 구체적으로 설명한다. 제 4 도는 제 1 도에 도시된 장치의 각 입출력신호의 타이밍도로써, 특히 클럭신호를 클럭＿1을 클럭＿로 바꾸는 경우의 타이밍이다. 이하에서는 이 경우에 대해서만 설명하는데, 이렇게 하여도 무방한 것은 상설한 바와 같이 두개의 클럭신호에 대하여 본 발명의 구성은 대칭형의 회로구성이므로 역의 경우를 가정하여 설명하여도 마찬가지이기 때문이다.

본 발명이 적용될 시스템은 제 4 도 a,b와 같이 두가지 클럭신호(클럭＿1,클럭＿2)를 제공하며, 어느 시점에서 메인 시스템에 의해 사용되는 클럭신호는 제 4 도c의 클럭선택신호에 의해 지정되는 클럭신호는 클럭＿1 또는 클럭＿2중의 하나이다.

클럭선택신호는 클럭＿1과 클럭＿2중 하나를 선택할 수 있는 값을 가진다. 즉, 클럭선택신호가 1일 경우에는 USE＿A1이 1이 되고 그 결과 USE＿A2, USE＿A3가 각각 1이 되어 선택출력수단(45)의 논리합소자(60)는 클럭＿1과 동일한 제 4 도 (L)의 CLK＿1을 출력한다. 그리고 이와는 반대로 클럭선택신호가 0인 경우에는 USE＿B1가 0이 되고 그 결과 USE＿B2, USE＿B3가 각각 0이 되어 선택 출력수단(45)의 논리합소자(60)는 클럭＿2와 동일한 제 4 도 (M)의 CLK＿2를 출력한다.

우선, 변경전의 초기상태를 설명한다.

초기상태에서는 클럭선택신호가 1이므로 USE＿A1과 USE＿A2는 1이 되어 이 경우에는 제 1 제어부(35)의 쉬프트레지스터(150)는 정상적인 쉬프트동작을 행한다. 쉬프트레지스터(150)의 직렬입력신호인 SERIAL＿IN이 1로 묶여 있으므로 상기 쉬프트레지스터(150)의 모든 병렬출력인 QA, QB, QC, QD는 1이 된다. USE＿A1이 1이고(제 4 도의 D) 쉬프트레지스터(150)의 출력 QC도 1이므로 이들 둘의 부정논리곱출력인CLEAR＿B는 0이 되어(제 4 도의 G) 제 2 동기부(25)의 두플립플롭(130,145)의 클리어단자를 작동시켜 상기 두 플립플롭(130, 145)의 Q값은 모두 0이 된다. 즉, USE＿B2가 0이 된다(제 4 도의 I). 제 2 제어부(40)의 쉬프트레지스터(160)의 클리어단자에 연결되는 USE＿B2가 0이므로 상기 쉬프트레지스터(160)의 모든 병렬출력이 0이 되고 이에 따라 CLEAR＿A가 1, USE＿B3는 0이 된다(제 4 도의 F, K). 이렇게 결정된 CLEAR＿A값은 제 1 동기부(20)에 전달되나 제 1 동기부(20)의 동작에는 아무런 영향을 미치지 못하므로 제 1 동기부(20)의 동작은 안정하게 된다. 즉, USE＿A1이 계속 1을 유지하므로써 USE＿A2, USE＿A3가 각각 1값을 가진다(제 4 도의 H J). 결국, 0값을 가진 USE＿B3은 선택출력수단(45)의 논리곱소자(55)의 출력을 0으로 만들고, 1값을 가진 USE＿A3는 논리곱소자(50)의 출력을 1로 만들어 상기 두 논리곱소자(50,55)의 출력은 각각 제 4 도의 L, M과 같이 클럭＿1신호만 유효한 값을 가지게 되고, 그 결과 최종적으로 얻어지는 논리합소자(60)의 출력은 제 4 도의 N과 같이 클럭＿1신호가 된다.

이상과 같은 초기상태에서 제 4 도 C와 같이 임의의 시점에서 클럭선택신호의 값을 1에서 0으로 변경시켜 클럭＿2의 선택을 요구하면 본 발명의 장치는 다음과 같이 동작하게 된다.

상기 클럭선택신호의 값이 1에서 0으로 바뀜에 따라 USE＿A1은 0으로, USE＿B1은 1로 각각 바뀐다(제 4 도의 D, E) : USE＿A1은 제 1 동기부(20)의 첫째단 플립플롭(105)의 JK입력으로 작용하여 다음 클럭인 C2에서 상기 플립플롭(105)의 Q값을 0으로 만들어 주고 이 값은 다시 둘째단 플립플롭(120)의 입력으로 대기한다. 한편, USE＿A1은 제 1 제어부(30)의 부정논리곱소자(155)의 입력으로 작용하여 그 출력을 1로 만들도록 하고, 이에 따라 CLEAR＿B가 1이 되므로(제 4 도의 G) 제 2 동기부(25)의 두 플립플롭(130,145)은 동작이 가능해 진다. 이때 클럭선택신호에 의해 1이 되었던 USE＿B1은 클럭＿2의 하강엣지인 D2에서 플립플롭(130)의 Q에 들어가게 되는데 그 값 또한 1이 된다. 그러므로 플립플롭(145)의 Q값인 USE＿B2는 클럭＿2의 다음 번 하강엣지인 D3에서 비로서 그 값이 0에서 1로 된다(제 4 도의 I). 이와는 반대로 제 1 동기부(20)의 둘째단 플립플롭(120)의 Q값인 USE＿A2는 클럭＿1의 다음번 하강엣지인 C3에서 그 값이 1에서 0이 되어(제 4 도의 H), 쉬프트레지스터(150)를 클리어 한다. 상기 제 1 제어부(35)의 쉬프트레지스터(150)의 모든 병렬출력인 QA, QB, QC, QD가 0으로 클리어 되므로 USE＿A3도 0이 되어(제 4 도의 J), 그 결과 선택출력수단(50)내 논리곱소자(50)와 논리합소자(60)의 출력인 CLK＿1과 출력클럭도 0으로 클리어된다.(제 4 도의 L, N). 이상이 클럭선택신호의 값이 변경된 시점 S부터 기사용중인 클럭신호가 클리어되는 시점 D3(엄밀하게는 C3임)까지의 동작내용이다. 여기서 동기수단(15)의 각 동기부(20,25)에 2단 플립플롭을 사용한 것과 첫째단 플립플롭(105,130)의 출력과 USE＿A1 및 USE＿B1을 각각 논리곱소자로 묶은 이유는 회로의 메타스테이트빌리티(Metastatability)를 방지하기 위함이다.

한편, D3시점 이후에 1의 값을 갖는 USE＿B2에 의해 제 2 제어부(40)의 쉬프트레지스터(160)는 클리어모드에서 해제되어 1로 묶여있는 시리얼입력을 클럭＿2의 클럭킹에 의하여 D4로부터 쉬프트를 개시한다. 클럭＿2의 하강엣지인 D6에 이르러 쉬프트레지스터(160)의 출력 QC가 1이 되어 이미 그 값이 1로 되어 있는 USE＿B1과 함께 부정논리곱소자(165)의 출력 CLEAR＿A를 1에서 0으로 만들어주고(제 4 도의 (F)) 이 CLEAR＿A신호는 제 1 제어부(35)의 쉬프트레지스터(150)의 출력을 0으로 안정시키고 나아가 논리곱소자(50)의 출력 CLK＿1을 계속 0으로 안정시킨다. 쉬프트레지스터(160)는 클럭＿2의 다음번 하강엣지인 D7에 이르러 모든 출력이 1의 값을 갖게 되어 특허 QD인 USE＿B3이 1이 되면 CLK＿2는 클럭＿2와 동일하게 된다. 따라서 기 0으로 안정되어 있는 논리곱소자(50)의 출력 CLK＿1과 클럭＿2의 신호를 그대로 출력하는 논리곱소자(55)의 출력을 논리합하여 선택출력수단(45)에서 출력되는 신호는 제 4 도의 (N)과 같이 D7시점 이후 클럭＿2 신호를 선택하여 출력하게 된다. 이로써 클럭신호의 절체는 완료하게 된다.

이상과 같은 본 발명의 장치로부터 다음과 같은 효과를 얻을 수 있다. 기존의 단일 클럭시스템에서는 클럭신호의 이상이 발생하였을 경우 그 클럭신호를 사용하는 모든 장치는 영향을 받아 시스템의 정상적인 기능을 기대할 수 없었으나, 본 발명을 이중화된 클럭장치와 더불어 사용하면 사용중인 클럭신호에 장해가 발생하여 기능을 잃더라도 대기중인 나머지 하나의 클럭신호로 자동절체하여 시스템의 기능복구가 곧바로 이루어질 수 있는 효과가 있다. 특히 클럭신호 절체시 발생하는 비동기문제를 해결함으로써 서로 다른 위상을 가진 두개의 독립된 클럭을 사용하는 시스템에도 적용이 가능하게 함으로써 그 적용범위가 넓은 장점이 있다.

Claims (5)

1. 두개의 클럭신호중 어느 하나를 선택하여 출력하는 이중클럭시스템의 클럭신호 선택장치에 있어서, 클럭선택신호에 응답하여 제 1 클럭신호에 동기화된 제 1 동기신호를 발생하고, 제 1 클리어신호에 응답하여 상기 제 1 동기신호의 발생을 중지하는 제 1 동기수단 ; 반전된 상기 클럭선택신호에 응답하여 제 2 클럭신호에 동기화된 제 2 동기신호를 발생하고, 제 2 클리어신호에 응답하여 상기 제 2 동기신호의 발생을 중지하는 제2 동기수단 ; 연속적으로 입력되는 논리 '1'의 값을 상기 제 1 클럭신호에 동기되어 시프트시키고, 시프트된 소정 비트값과 상기 클럭선택신호의 부논리곱 연산하여 상기 제 2 클리어신호를 발생하는 제 1 제어수단 ; 연속적으로 입력되는 논리 '1'의 값을 상기 제 2 클럭신호에 동기되어 시프트시키고, 시프트된 소정 비트값과 반전된 상기 클럭선택신호를 부논리곱 연산하여 상기 제 1 클리어신호를 발생하는 제 2 제어수단 ; 상기 제1 및 제 2 제어수단의 시프트된 소정 비트값들을 상기 제1 및 제 2 클럭신호에 각각 동기시키고, 이를 논리합 연산하여 출력하는 논리수단을 구비한 것을 특징으로 하는 이중클럭시스템의 클럭신호 선택장치.
2. 제 1 항에 있어서, 상기 제 1동기수단은 상기 제 1 클럭신호를 반전 클럭신호로 하여 상기 클럭선택신호를 래치하고, 이 래치된 값을 상기 제 1 클리어신호에 응답하여 클리어시키는 제 1 플립플롭 ; 및 상기 제 1 클럭신호를 반전 클럭신호로 하여 상기 제 1 플립플롭의 정출력과 상기 클럭선택신호를 논리곱 연산하여 이를 래치하고, 이 래치된 값을 상기 제 1 클리어신호에 응답하여 클리어시키는 제 2 플립플롭을 구비한 것을 특징으로 하는 이중클럭시스템의 클럭신호 선택장치.
3. 제 1 항에 있어서, 상기 제 2 동기수단은 상기 제 2 클럭신호를 반전 클럭신호로 하여 반전된 상기 클럭선택신호를 래치하고, 이 래치된 값을 상기 제 2 클리어신호에 응답하여 클리어시키는 제 3 플립플롭 ; 및 상기 제 2 클럭신호를 반전 클럭신호로 하여 상기 제 3 플립플롭의 정출력과 반전된 상기 클럭선택신호를 논리곱 연산하여 이를 래치하고, 이 래치된 값을 상기 제 2 클리어신호에 응답하여 클리어시키는 제 4 플립플롭을 구비한 것을 특징으로 하는 이중 클럭시스템의 클럭신호 선택장치.
4. 제 1 항에 있어서, 상기 제1 및 제 2 제어수단은 시프트레지스터 및 상기 부논리곱 연산을 수행하기 위한 부논리곱 연산수단을 구비하는 것을 특징으로 하는 이중 클럭시스템의 클럭신호 선택장치.
5. 제 1 항에 있어서, 상기 논리수단은 상기 제 1 제어수단으로부터의 시프트된 소정 비트값과 상기 제 1 클럭신호를 논리곱 연산하는 제 1 논리곱 게이트 ; 상기 제 2 제어수단으로부터의 스프트된 소정 비트값과 상기 제 2 클럭신호를 논리곱 연산하는 제 2 논리곱 게이트 ; 및 상기 제1 및 제 2 논리곱 게이트들의 출력값을 논리합 연산하는 논리합 게이트를 구비한 것을 특징으로 하는 이중 클럭시스템의 클럭신호 선택장치.