JPH10145230A

JPH10145230A - Ｐｌｌ回路

Info

Publication number: JPH10145230A
Application number: JP8298517A
Authority: JP
Inventors: Shigeo Tominaga; 茂雄富永; Norio Sugano; 典夫菅野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-11-11
Filing date: 1996-11-11
Publication date: 1998-05-29

Abstract

(57)【要約】【課題】入力クロックに同期した出力クロックを生成
するとともに、入力クロックに異常が検出された場合は
出力クロックの周波数を維持するＰＬＬ回路において、
入力クロックに対する応答の劣化を軽減し、また簡易な
構成で回路を実現する。【解決手段】通常動作時、選択手段９は位相比較手段
１が出力する位相差データを選択し、出力クロック生成
手段６に制御電圧として加えられる。入力クロックの異
常を検出すると、その時点の位相差データが遅延手段１
１を介しディジタル値記憶手段１２に到達する前にラッ
チ制御手段１０はディジタル値記憶手段１２へのラッチ
信号を停止し、ディジタル値記憶手段１２には入力クロ
ックが正常であった時点の位相差データが保持される。
選択手段９はクロック断信号が有意になるとディジタル
値記憶手段１２の出力を選択し、出力クロック生成手段
６には入力クロックが正常であったときの制御電圧が加
えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力クロックに同
期したクロックを生成するＰＬＬ（ＰｈａｓｅｄＬｏｃ
ｋＬｏｏｐ）回路に関するものである。

【０００２】

【従来の技術】ディジタル信号の送受を行う同期ディジ
タル網において、そのディジタル伝送装置は網のクロッ
クに同期したクロックを生成して動作する必要がある。
また基準となるクロックの入力が障害等で消失しても、
装置が動作するクロックの周波数は精度よく保持される
ことが要求される。

【０００３】図９は例えば特開平６−２５２９１０号公
報に示された従来のＰＬＬ回路の構成図である。図９に
おいて、１は入出力クロックＳｉとＳｒを比較して位相
差に対応したディジタル値の位相差データを出力する位
相差比較手段、２は入力クロックを監視してクロック断
信号を発出するクロック監視手段、８は出力クロックを
ラッチ信号として、位相差データとクロック断信号をラ
ッチしてｎ段シフトを行うｎ段シフトレジスタ、５はそ
の出力する位相差データをディジタルからアナログへ変
換してアナログ制御電圧を生成する制御電圧生成手段で
あり、その制御電圧で出力クロック生成手段６の出力ク
ロック周波数を制御する。

【０００４】また、７はクロック断信号と、シフトレジ
スタ手段８のｎ−１段目からのクロック断信号がともに
有意でないとき、シフトレジスタ手段８のｎ段目にラッ
チ信号を供給するラッチ制御部である。このような構成
にすることにより、位相差データをディジタル値で保持
するので位相差データの劣化が無く、またクロック断検
出の遅れにより発生する位相差データの異常値をシフト
レジスタによって除外し、出力クロックに影響を与えな
いようにしている。

【０００５】

【発明が解決しようとする課題】従来のＰＬＬ回路では
位相比較手段と出力クロック生成手段の間にシフトレジ
スタ手段が入っているので、位相差データが制御電圧と
して出力クロック生成手段に達するまでに時間がかか
り、同期引き込み動作など、入力クロックに対する応答
が遅くなるという問題点があった。また、シフトレジス
タ段数の増加は、回路規模の増加を招くという問題点が
あった。

【０００６】本発明はこのような問題点を解決するため
になされたもので、入力クロックに対する応答への遅れ
を軽減し、また簡易な構成で回路を実現することを目的
とする。

【０００７】

【課題を解決するための手段】第１の発明に係るＰＬＬ
回路は、入力クロックと出力クロックを比較して両者の
位相差をディジタル値の位相差データとして出力するデ
ィジタル位相比較手段と、入力クロックの異常を監視し
て入力クロック断信号を発出するクロック監視手段と、
ＰＬＬの同期外れを監視して同期外れ信号を発出する同
期外れ監視手段と、直列に接続されたｎ（ｎは自然数）
段の記憶領域を有し、前記同期外れ信号が有意の場合に
は前記位相差データとクロック断信号とを前記ｎ段のす
べての記憶領域に同時に読み込み、前記同期外れ信号が
有意でない場合には１段目に入力された前記位相差デー
タを１〜ｎ段の記憶領域に順次シフトしながら記憶する
直列シフト／並列ロード入力ｎ段シフトレジスタと、該
直列シフト／並列ロード入力ｎ段シフトレジスタからの
出力に基づいて制御電圧を生成する制御電圧生成手段
と、該制御電圧生成手段からの制御電圧に基づいて出力
周波数を変化させる出力クロック生成手段と、前記クロ
ック監視手段からのクロック断信号と、前記直列シフト
／並列ロード入力ｎ段シフトレジスタのｎー１段目から
のクロック段信号がともに有意ではない場合に前記直列
シフト／並列ロード入力ｎ段シフトレジスタのｎ段目に
ラッチ信号を送出するラッチ制御手段と、を備えたもの
である。

【０００８】また、第２の発明に係るＰＬＬ回路は、入
力クロックと出力クロックを比較して両者の位相差をデ
ィジタル値の位相差データとして出力する位相比較手段
と、入力クロックの異常を監視し、入力クロックの断を
検出するとクロック断信号を発出するクロック監視手段
と、直列に接続されたｎ（ｎは自然数）段の記憶領域を
有し、１段目に入力された前記位相差データと前記クロ
ック断信号を１〜ｎ段の記憶領域に順次シフトｎ段シフ
トレジスタと、クロック断信号が有意でない場合に前記
位相比較手段からの位相差を選択し、有意である場合に
前記ｎ段シフトレジスタの出力を選択する選択手段と、
該選択手段の出力に基づいて制御電圧を生成する制御電
圧生成手段と、該制御電圧生成手段からの制御電圧に基
づいて出力周波数を変化させる出力クロック生成手段
と、前記クロック監視手段からのクロック断信号と、前
記ｎ段シフトレジスタのｎー１段目からのクロック断信
号がともに有意ではないときに前記ｎ段シフトレジスタ
のｎ段目にラッチ信号を送出するラッチ制御手段と、を
備えたものである。

【０００９】また、第３の発明に係るＰＬＬ回路は、ｎ
段シフトレジスタは位相比較手段が出力する位相差デー
タのみを入力し、ラッチ制御手段はクロック監視手段か
らのクロック断信号が有意となった場合に前記ｎ段シフ
トレジスタのｎ段目へのラッチ信号を停止し、前記クロ
ック断信号が有意でなくなった場合に一定の待機時間の
後前記ｎ段シフトレジスタのｎ段目へのラッチ信号の送
出を再開するものである。

【００１０】また、第４の発明に係るＰＬＬ回路は、入
力クロックと出力クロックを比較して両者の位相差をデ
ィジタル値の位相差データとして出力する位相比較手段
と、入力クロックの異常を監視し、入力クロックの断を
検出するとクロック断信号を発出するクロック監視手段
と、前記位相比較手段からの位相差データを一定時間遅
延させる遅延手段と、該遅延手段を通ってきた位相差デ
ータを記憶する記憶手段と、クロック断信号が有意でな
い場合に前記位相比較手段からの位相差を選択し、有意
である場合に前記記憶手段の出力を選択する選択手段
と、該選択手段の出力に基づいて制御電圧を生成する制
御電圧生成手段と、該制御電圧生成手段からの制御電圧
に基づいて出力周波数を変化させる出力クロック生成手
段と、前記クロック監視手段からのクロック断信号が有
意となった場合に前記記憶手段へのラッチ信号を停止
し、前記クロック断信号が有意でなくなった場合に一定
の待機時間の後前記記憶手段へのラッチ信号の送出を再
開するラッチ制御手段と、を備えたものである。

【００１１】また、第５の発明に係るＰＬＬ回路は、Ｐ
ＬＬの同期状態を監視して同期外れを検出すると同期外
れ信号を発出する同期外れ監視手段を設け、選択手段は
同期外れ信号が有意の場合に位相比較手段の出力を、有
意でないときにディジタル値記憶手段の出力を選択する
ものである。

【００１２】また、第６の発明に係るＰＬＬ回路は、入
力クロックの異常を監視してクロック断信号を発出する
クロック監視手段と、前記入力クロックを遅延させる遅
延手段と、該遅延手段により遅延されたクロックと出力
クロックを比較して両者の位相差をディジタル値の位相
差データとして出力する位相比較手段と、該位相比較手
段からの位相差データを記憶するディジタル値記憶手段
と、前記位相比較手段からの位相差データあるいは前記
ディジタル値記憶手段からの出力の内のいずれか一方を
選択する選択手段と、前記クロック断信号が入力される
とディジタル値記憶手段への書き込み信号を停止すると
ともに前記選択手段が前記ディジタル値記憶手段からの
出力を選択するように制御し、前記クロック断信号が入
力されなくなると一定の待機時間の後書き込み信号の送
出を再開するとともに前記選択手段が前記位相比較手段
の出力を選択するように制御する記憶制御手段と、前記
選択手段の出力に基づいて制御電圧を生成する制御電圧
生成手段と、該制御電圧生成手段からの制御電圧に基づ
いて出力周波を変化させる出力クロック生成手段と、を
備えたものである。

【００１３】また、第７の発明に係るＰＬＬ回路は、位
相比較手段が入力クロックと出力クロックを比較して両
者の位相差をアナログ信号の位相差信号として出力し、
ディジタル値記憶手段の入力側にアナログ／ディジタル
変換手段、ディジタル値記憶手段の出力側にディジタル
／アナログ変換手段を設けたものである。

【００１４】また、第８の発明に係るＰＬＬ回路は、Ｐ
ＬＬの同期状態を監視して同期外れを検出すると同期外
れ信号を発出する同期外れ監視手段を設けるとともに、
遅延手段とディジタル値記憶手段の間に選択手段を配置
し、選択手段は同期外れ信号が有意の場合に位相比較手
段の出力を選択し、前記同期外れ信号が有意でない場合
に前記ディジタル値記憶手段の出力を選択するものであ
る。

【００１５】

【発明の実施の形態】

実施の形態１．図１はこの発明に係るＰＬＬ回路の一実
施の形態を示す構成図である。図において、１は位相差
比較手段であって、入力クロックと本発明に係るＰＬＬ
回路の出力クロックを比較して両者の位相差をディジタ
ル値の位相差データとして出力する。２は入力クロック
の異常を監視して入力クロック断信号を発出するクロッ
ク監視手段であり、３はＰＬＬの同期外れを監視して同
期外れ信号を発出する同期外れ監視手段である。４は直
列シフト／並列ロード入力ｎ段シフトレジスタで、位相
差データとクロック断信号を入力とし、同期外れ信号が
有意でないときｎ段直列シフト動作を、同期外れ信号が
有意のときｎ段のレジスタのすべてに同時に位相差デー
タとクロック断信号を書き込む並列ロード動作を行う。
５はシフトレジスタ４の出力に基づいて制御電圧を生成
する制御電圧生成手段、６は制御電圧生成手段５から出
力される制御電圧に基づいて出力周波数を変化させる出
力クロック生成手段である。７はラッチ制御手段であっ
て、クロック監視手段からのクロック断信号と、ｎ段シ
フトレジスタのｎー１段目から出力されるクロック断信
号がともに有意ではないときにｎ段シフトレジスタのｎ
段目にラッチ信号を送出する。

【００１６】次に、図１に示したＰＬＬ回路の動作を説
明する。通常動作時、クロック監視手段２、同期外れ監
視手段３とも異常を検出しない。直列シフト／並列ロー
ド入力のｎ段シフトレジスタは直列シフト動作を行い、
位相差比較手段１が出力する位相差データはレジスタｎ
段の遅延後、制御電圧生成手段５によりアナログ電圧に
変換され、出力クロック生成手段６に制御電圧として加
えられる。シフトレジスタ４の段数ｎは、ｎ−１段のシ
フトに要する時間がクロック監視手段２が入力クロック
の異常を検出するのに要する時間より長くなるように設
定する。

【００１７】クロック監視手段２により入力クロックの
異常が検出された場合、クロック断信号がラッチ制御手
段７に通知され、ｎ段シフトレジスタ４の最終段ｎへの
ラッチ信号が停止し、入力クロックが正常であったとき
の位相差データが保持される。

【００１８】同期引き込み動作時、ＰＬＬは入力クロッ
クに対して同期がとれていないので同期外れ監視手段３
は同期外れ信号を出力する。ｎ段シフトレジスタ４は同
期外れ信号が有意であるとき並列ロード動作を行い、位
相比較手段１が出力する位相差データを１段目からｎ段
目までに直接取り込む。ＰＬＬが同期状態になると同期
外れ監視手段３は同期外れ信号を発出しなくなり、ｎ段
シフトレジスタ４は直列シフト動作に戻る。

【００１９】この実施の形態によれば、ｎ段シフトレジ
スタ４は同期外れ信号が有意であるとき並列ロード動作
を行い、位相差比較手段１からの位相差データを１段目
からｎ段目まで取り込むので、シフトレジスタの段数ｎ
が大きくなっても、同期引き込み時は位相比較手段１の
出力がシフトレジスタ４を通過するのに要する時間は最
小になり、同期引き込みに要する時間を短く抑えること
ができるという効果を奏する。

【００２０】実施の形態２．また、図２はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１と同符号のものは同一又は相当部分を示
す。８はｎ段の直列シフト動作を行うｎ段シフトレジス
タ、９は位相比較手段１の出力とｎ段シフトレジスタ８
の出力から、クロック断信号が有意でないときに位相比
較手段１の出力を、有意のときにｎ段シフトレジスタ８
の出力を選択して出力する選択手段である。

【００２１】次に、図２に示したＰＬＬ回路の動作を説
明する。通常動作時、選択手段９は位相比較手段１の出
力を選択して出力する。位相差比較手段１が出力する位
相差データは選択手段９を通り、制御電圧生成手段５に
よりアナログ電圧に変換され、出力クロック生成手段６
に制御電圧として加えられる。

【００２２】クロック監視手段２により入力クロックの
異常が検出された場合、クロック断信号がラッチ制御手
段７に通知され、ｎ段シフトレジスタ８の最終段ｎへの
ラッチ信号が停止し、入力クロックが正常であったとき
の位相差データが保持される。また、選択手段９はクロ
ック断信号が有意になるとシフトレジスタ８の出力を選
択するので、出力クロック生成手段６には入力クロック
が正常であったときの制御電圧が加えられる。

【００２３】この実施の形態によれば、通常動作時は位
相差データはシフトレジスタ８を介さずに制御電圧に変
換され出力クロック生成手段６に達するので、シフトレ
ジスタの遅延がかからず、入力クロックに対するＰＬＬ
の応答の劣化がないという効果を奏する。

【００２４】実施の形態３．また、図３はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。１０はラッチ制御手段であって、クロック監
視手段からのクロック断信号が有意となったときｎ段シ
フトレジスタ８のｎ段目へのラッチ信号を停止し、有意
でなくなったときに一定の待機時間の後ｎ段シフトレジ
スタ８のｎ段目へのラッチ信号の送出を再開する。この
待機時間は位相比較手段１が出力する位相差データがｎ
段シフトレジスタ８に入力されてから出力されるまでに
かかる時間より大きく設定する。

【００２５】通常動作時、及びクロック監視手段により
入力クロックに異常が検出されたときの動作は実施の形
態２の場合と同一であるので詳細な説明は省略する。入
力クロックが回復し、クロック監視手段２からクロック
断信号が送出されなくなると、ラッチ制御手段１０は前
記の待機時間の後ｎ段シフトレジスタ８のｎ段目へのラ
ッチ信号の送出を開始する。

【００２６】この実施の形態によれば、ｎ段シフトレジ
スタ８のｎ段目は不正な位相差データをラッチすること
がなく、またクロック断信号をｎ段シフトレジスタ８に
入力しなくて良いので、ｎ段シフトレジスタ８の規模を
小さくできるという効果を奏する。

【００２７】実施の形態４．また、図４はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。１１は遅延手段であり、位相比較手段１の出
力する位相差データを一定時間遅延させる。この遅延時
間の値はクロック監視手段２が入力クロックの異常を検
出するのに要する時間より大きく設定する。１２はディ
ジタル値記憶手段であって、遅延手段１１を通ってきた
位相差データをラッチする。１０はラッチ制御手段であ
って、クロック監視手段からクロック断信号を受けると
ディジタル値記憶手段１２へのラッチ信号を停止し、ク
ロック断信号が回復すると、回復から一定時間待機した
後にラッチ信号の供給を再開する。この待機時間は遅延
手段１１の遅延時間と同じか、より大きい値に設定す
る。

【００２８】通常状態での動作は実施の形態２と同一で
あるので詳細な説明は省略する。クロック監視手段が入
力クロックの異常を検出すると、その時点の位相差デー
タが遅延手段１１を介しディジタル値記憶手段１２に到
達する前にラッチ制御手段１０はクロック断信号により
ディジタル値記憶手段１２へのラッチ信号を停止するの
で、ディジタル値記憶手段１２には入力クロックが正常
であった時点の位相差データが保持される。また、選択
手段９はクロック断信号が有意になるとディジタル値記
憶手段１２の出力を選択するので、出力クロック生成手
段６には入力クロックが正常であったときの制御電圧が
加えられる。

【００２９】入力クロックが回復し、クロック監視手段
２からクロック断信号が送出されなくなると、ラッチ制
御手段１０はディジタル値記憶手段１２へのラッチ信号
の送出を開始するが、位相比較手段１が出力する位相差
データが遅延手段１１を通過する時間以上に設定された
待機時間の後に開始するので、ディジタル値記憶手段１
２は常に正常な状態の位相差データを取り込むことがで
きる。

【００３０】この実施の形態によれば、シフトレジスタ
を使用しないので、簡易な構成で回路を実現することが
できるという効果を奏する。

【００３１】実施の形態５．また、図５はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。９は位相比較手段１の出力とディジタル値記
憶手段１２の出力から、同期外れ信号が有意の場合に位
相比較手段１の出力を、有意でないときにディジタル値
記憶手段１２の出力を選択して出力する選択手段であ
る。

【００３２】次に、図５に示したＰＬＬ回路の動作を説
明する。正常動作時、選択手段９はディジタル値記憶手
段１２の出力を選択して出力する。位相差データは制御
電圧生成手段５によりアナログ電圧に変換され、出力ク
ロック生成手段６に制御電圧として加えられる。クロッ
ク監視手段２により入力クロックの異常が検出された場
合、クロック断信号がラッチ制御手段１０に通知され、
ディジタル値記憶手段１２へのラッチ信号が停止し、入
力クロックが正常であったときの位相差データが保持さ
れ、制御電圧生成手段５により制御電圧に変換され出力
クロック生成手段６に加えられる。

【００３３】同期引き込み動作時、ＰＬＬは入力クロッ
クに対して同期がとれていないので同期外れ監視手段３
は同期外れ信号を出力する。選択手段９は、同期外れ信
号を受けると位相比較手段１の出力を選択する。ＰＬＬ
が同期状態になると同期外れ監視手段３は同期外れ信号
を発出しなくなり、選択手段９はディジタル値記憶手段
１２の出力を選択する。

【００３４】この実施の形態によれば、同期引き込み状
態では位相差データ遅延手段１１を通らないため、遅延
がかからずに制御電圧に変換され出力クロック生成手段
６に達するので、同期引き込みに要する時間を短く抑え
ることができるという効果を奏する。

【００３５】実施の形態６．また、図６はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。位相比較手段１へ入力される入力クロックを
遅延させる遅延手段１１の遅延時間の値は、クロック監
視手段２が入力クロックの異常を検出するのに要する時
間より大きく設定する。１３は記憶制御手段であって、
クロック監視手段２からのクロック断信号が入力される
とディジタル値記憶手段１２へのラッチ信号を停止する
とともに選択手段９に対しディジタル値記憶手段１２の
出力を選択するように制御し、クロック断信号が入力さ
れなくなると一定の待機時間の後ディジタル値記憶手段
１２へのラッチ信号の送出を再開するとともに選択手段
９に対しディジタル値記憶手段１２の出力を選択するよ
うに制御する。この待機時間は遅延手段１１の遅延時間
以上の値に設定する。

【００３６】次に、図６に示したＰＬＬ回路の動作を説
明する。正常動作時、選択手段９は位相比較手段１が出
力する位相差データを選択する。ディジタル値記憶手段
１２には同じ位相差データが書き込まれる。

【００３７】クロック監視手段２により入力クロックに
異常が検出されると、記憶制御手段１３はディジタル値
記憶手段１２へのラッチ信号を停止し、選択手段９に対
しディジタル値記憶手段１２の出力を選択するように制
御する。これらの動作は遅延手段１１の遅延時間内に行
われるので、ディジタル値記憶手段１２に不正なデータ
が書き込まれることはなく、出力クロック生成手段に誤
った制御電圧が加えられることもない。

【００３８】入力クロックの異常が回復し、クロック監
視手段２からクロック断信号が発出されなくなると、記
憶制御手段１３は遅延手段１１の遅延時間以上の待機時
間の後、ディジタル値記憶手段１２へのラッチ信号の送
出を開始し、選択手段９に位相比較手段１の出力を選択
するように制御する。

【００３９】この実施の形態によれば、シフトレジスタ
を用いず、また遅延手段１１は入力クロック１本だけに
設ければよいので、簡易な構成で回路が実現できるとい
う効果を奏する。

【００４０】実施の形態７．また、図７はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。１４は入力クロックと出力クロックの位相差
を対応する電圧値で表す位相差信号として出力するアナ
ログ形式の位相比較手段である。１５はアナログ電圧の
位相差信号をディジタル値に変換するアナログ／ディジ
タル変換手段、１６はディジタル値記憶手段１２の出力
をアナログ電圧値に変換するディジタル／アナログ変換
手段である。

【００４１】動作については、実施の形態４と同一であ
るので詳細な説明は省略する。アナログの電圧値である
位相差信号はアナログ／ディジタル変換手段１５でディ
ジタル値に変換されてディジタル値記憶手段１２に書き
込まれ、ディジタル値記憶手段１２の出力はディジタル
／アナログ変換手段１６により再びアナログ値に変換さ
れる。

【００４２】この実施の形態によれば、ディジタル値記
憶手段１２に不正なデータが書き込まれることがなく、
またアナログ系式の位相比較手段を用いることができる
という効果を奏する。

【００４３】実施の形態８．また、図８はこの発明に係
るＰＬＬ回路の別の実施の形態を示す構成図である。図
において、図１、図２と同符号のものは同一又は相当部
分を示す。１４は入力クロックと出力クロックの位相差
を電圧値で表す位相差信号として出力するアナログ形式
の位相比較手段である。９は選択手段で、同期外れ監視
手段３が同期外れ信号を発出していないときは遅延手段
１０で遅延された位相比較手段１からの位相差データ
を、同期外れ信号が発出されているときは位相比較手段
１からの位相差データを選択し、ディジタル値記憶手段
１１に出力する。

【００４４】次に、図８に示したＰＬＬ回路の動作を説
明する。通常動作時、選択手段９は遅延手段１１の出力
を選択する。位相差比較手段１４が出力したアナログの
位相差信号はアナログ／ディジタル変換手段１５、ディ
ジタル値記憶手段１２、ディジタル／アナログ変換手段
１６を通り制御電圧として出力クロック生成手段６に加
えられる。１０はラッチ制御手段であって、クロック監
視手段２からクロック断信号を受けるとディジタル値記
憶手段１２へのラッチ信号を停止し、クロック断信号が
回復すると、回復から一定時間待機した後にラッチ信号
の供給を再開する。この待機時間は遅延手段１１の遅延
時間と同じか、より大きい値に設定する。

【００４５】クロック監視手段２が入力クロックに異常
を検出した場合、ラッチ制御手段１０はクロック監視手
段２からのクロック断信号でディジタル値記憶手段１２
へのラッチ信号を停止する。この処理は遅延手段１１の
遅延時間内に行われるのでディジタル値記憶手段１２が
不正な位相差信号を取り込むことはない。また入力クロ
ックが回復し、クロック監視手段２からクロック断信号
が送出されなくなると、ラッチ制御手段１０はディジタ
ル値記憶手段１２へのラッチ信号の送出を開始するが、
位相比較手段１が出力する位相差データが遅延手段１１
を通過する時間以上に設定された待機時間の後に開始す
るので、ディジタル値記憶手段１２は常に正常な状態の
位相差データを取り込むことができる。

【００４６】同期引き込み動作時、ＰＬＬは入力クロッ
クに対して同期がとれていないので同期外れ監視手段３
は同期外れ信号を出力する。選択手段９は、同期外れ信
号を受けると位相比較手段１の出力を選択する。ＰＬＬ
が同期状態になると同期外れ監視手段３は同期外れ信号
を発出しなくなり、選択手段９は遅延手段１１の出力を
選択し、通常動作に戻る。

【００４７】この実施の形態によれば、同期引き込み状
態では位相差データは遅延がかからずに制御電圧に変換
され出力クロック生成手段６に達するので、同期引き込
みに要する時間を短く抑えることができるとともに、位
相差信号は常にアナログ／ディジタル変換、ディジタル
値記憶手段、ディジタル／アナログ変換という処理を通
るように構成したので、同期引き込み時と通常動作時で
ＰＬＬの特性が変化しないという効果を奏する。

【００４８】

【発明の効果】以上説明したように、第１の発明によれ
ば、ｎ段シフトレジスタ４は同期外れ信号が有意である
とき並列ロード動作を行い、位相差比較手段１からの位
相差データを１段目からｎ段目まで取り込むので、シフ
トレジスタの段数ｎが大きくなっても、同期引き込み時
は位相比較手段１の出力がシフトレジスタ４を通過する
のに要する時間は最小になり、同期引き込みに要する時
間を短く抑えることができるという効果を奏する。

【００４９】また、第２の発明によれば、通常動作時は
位相差データはシフトレジスタ８を介さずに制御電圧に
変換され出力クロック生成手段６に達するので、シフト
レジスタの遅延がかからず、入力クロックに対するＰＬ
Ｌの応答が良いという効果を奏する。

【００５０】また、第３の発明によれば、ｎ段シフトレ
ジスタのｎ段目は不正な位相差データをラッチすること
がなく、またクロック断信号をｎ段シフトレジスタに入
力しなくて良いので、ｎ段シフトレジスタの規模を小さ
くできるという効果を奏する。

【００５１】また、第４の発明によれば、シフトレジス
タを使用しないので、簡易な構成で回路を実現すること
ができるという効果を奏する。

【００５２】また、第５の発明によれば、同期引き込み
状態では位相差データは遅延がかからずに制御電圧に変
換され出力クロック生成手段に達するので、同期引き込
みに要する時間を短く抑えることができるという効果を
奏する。

【００５３】また、第６の発明によれば、シフトレジス
タを用いず、また遅延手段１１は入力クロック１本だけ
に設ければよいので、簡易な構成で回路が実現できると
いう効果を奏する。

【００５４】また、第７の発明によれば、ディジタル値
記憶手段１２に不正なデータが書き込まれることがな
く、またアナログ形式の位相比較手段を用いることがで
きるという効果を奏する。

【００５５】また、第８の発明によれば、同期引き込み
状態では位相差データは遅延がかからずに制御電圧に変
換され出力クロック生成手段に達するので、同期引き込
みに要する時間を短く抑えることができるとともに、位
相差信号は常にアナログ／ディジタル変換、ディジタル
値記憶手段、ディジタル／アナログ変換という処理を通
るので、同期引き込み時と通常動作時でＰＬＬの特性が
変化しないという効果を奏する。

【図面の簡単な説明】

【図１】この発明に係るＰＬＬ回路の一実施の形態を
示す構成図である。

【図２】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図３】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図４】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図５】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図６】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図７】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図８】この発明に係るＰＬＬ回路の別の実施の形態
を示す構成図である。

【図９】従来のＰＬＬ回路の構成図である。

【符号の説明】

１位相比較手段２クロック監視手段３同期外れ監視手段４直列シフト／並列ロードｎ段シフトレジスタ５制御電圧生成手段６出力クロック生成手段７ラッチ制御手段８ｎ段シフトレジスタ９選択手段１０ラッチ制御手段１１遅延手段１２ディジタル値記憶手段１３記憶制御手段１４位相比較手段１５アナログ／ディジタル変換手段１６ディジタル／アナログ変換手段

Claims

【特許請求の範囲】

【請求項１】入力クロックと出力クロックを比較して
両者の位相差をディジタル値の位相差データとして出力
するディジタル位相比較手段と、入力クロックの異常を
監視して入力クロック断信号を発出するクロック監視手
段と、ＰＬＬの同期外れを監視して同期外れ信号を発出する同
期外れ監視手段と、直列に接続されたｎ（ｎは自然数）
段の記憶領域を有し、前記同期外れ信号が有意の場合に
は前記位相差データとクロック断信号とを前記ｎ段のす
べての記憶領域に同時に読み込み、前記同期外れ信号が
有意でない場合には１段目に入力された前記位相差デー
タを１〜ｎ段の記憶領域に順次シフトしながら記憶する
直列シフト／並列ロード入力ｎ段シフトレジスタと、該直列シフト／並列ロード入力ｎ段シフトレジスタから
の出力に基づいて制御電圧を生成する制御電圧生成手段
と、該制御電圧生成手段からの制御電圧に基づいて出力
周波数を変化させる出力クロック生成手段と、前記クロック監視手段からのクロック断信号と、前記直
列シフト／並列ロード入力ｎ段シフトレジスタのｎー１
段目からのクロック段信号がともに有意ではない場合に
前記直列シフト／並列ロード入力ｎ段シフトレジスタの
ｎ段目にラッチ信号を送出するラッチ制御手段と、を備
えたことを特徴とするＰＬＬ（ＰｈａｓｅｄＬｏｃｋ
Ｌｏｏｐ）回路。
【請求項２】入力クロックと出力クロックを比較して
両者の位相差をディジタル値の位相差データとして出力
する位相比較手段と、入力クロックの異常を監視し、入力クロックの断を検出
するとクロック断信号を発出するクロック監視手段と、直列に接続されたｎ（ｎは自然数）段の記憶領域を有
し、１段目に入力された前記位相差データと前記クロッ
ク断信号を１〜ｎ段の記憶領域に順次シフトｎ段シフト
レジスタと、クロック断信号が有意でない場合に前記位相比較手段か
らの位相差を選択し、有意である場合に前記ｎ段シフト
レジスタの出力を選択する選択手段と、該選択手段の出力に基づいて制御電圧を生成する制御電
圧生成手段と、該制御電圧生成手段からの制御電圧に基づいて出力周波
数を変化させる出力クロック生成手段と、前記クロック監視手段からのクロック断信号と、前記ｎ
段シフトレジスタのｎー１段目からのクロック断信号が
ともに有意ではないときに前記ｎ段シフトレジスタのｎ
段目にラッチ信号を送出するラッチ制御手段と、を備え
たことを特徴とするＰＬＬ回路。
【請求項３】ｎ段シフトレジスタは位相比較手段が出
力する位相差データのみを入力し、ラッチ制御手段はク
ロック監視手段からのクロック断信号が有意となった場
合に前記ｎ段シフトレジスタのｎ段目へのラッチ信号を
停止し、前記クロック断信号が有意でなくなった場合に
一定の待機時間の後前記ｎ段シフトレジスタのｎ段目へ
のラッチ信号の送出を再開することを特徴とする請求項
１または請求項２に記載のＰＬＬ回路。
【請求項４】入力クロックと出力クロックを比較して
両者の位相差をディジタル値の位相差データとして出力
する位相比較手段と、入力クロックの異常を監視し、入力クロックの断を検出
するとクロック断信号を発出するクロック監視手段と、前記位相比較手段からの位相差データを一定時間遅延さ
せる遅延手段と、該遅延手段を通ってきた位相差データ
を記憶する記憶手段と、クロック断信号が有意でない場合に前記位相比較手段か
らの位相差を選択し、有意である場合に前記記憶手段の
出力を選択する選択手段と、該選択手段の出力に基づいて制御電圧を生成する制御電
圧生成手段と、該制御電圧生成手段からの制御電圧に基づいて出力周波
数を変化させる出力クロック生成手段と、前記クロック監視手段からのクロック断信号が有意とな
った場合に前記記憶手段へのラッチ信号を停止し、前記
クロック断信号が有意でなくなった場合に一定の待機時
間の後前記記憶手段へのラッチ信号の送出を再開するラ
ッチ制御手段と、を備えたことを特徴とするＰＬＬ回
路。
【請求項５】ＰＬＬの同期状態を監視して同期外れを
検出すると同期外れ信号を発出する同期外れ監視手段を
設け、選択手段は同期外れ信号が有意の場合に位相比較
手段の出力を、有意でないときにディジタル値記憶手段
の出力を選択することを特徴とする請求項２〜４のいず
れかに記載のＰＬＬ回路。
【請求項６】入力クロックの異常を監視してクロック
断信号を発出するクロック監視手段と、前記入力クロックを遅延させる遅延手段と、該遅延手段により遅延されたクロックと出力クロックを
比較して両者の位相差をディジタル値の位相差データと
して出力する位相比較手段と、該位相比較手段からの位相差データを記憶するディジタ
ル値記憶手段と、前記位相比較手段からの位相差データあるいは前記ディ
ジタル値記憶手段からの出力の内のいずれか一方を選択
する選択手段と、前記クロック断信号が入力されるとディジタル値記憶手
段への書き込み信号を停止するとともに前記選択手段が
前記ディジタル値記憶手段からの出力を選択するように
制御し、前記クロック断信号が入力されなくなると一定
の待機時間の後書き込み信号の送出を再開するとともに
前記選択手段が前記位相比較手段の出力を選択するよう
に制御する記憶制御手段と、前記選択手段の出力に基づいて制御電圧を生成する制御
電圧生成手段と、該制御電圧生成手段からの制御電圧に
基づいて出力周波を変化させる出力クロック生成手段
と、を備えたことを特徴とするＰＬＬ回路。
【請求項７】位相比較手段は入力クロックと出力クロ
ックを比較して両者の位相差をアナログ信号の位相差信
号として出力し、ディジタル値記憶手段の入力側にアナ
ログ／ディジタル変換手段、ディジタル値記憶手段の出
力側にディジタル／アナログ変換手段を設けたことを特
徴とする請求項１〜６のいずれかに記載のＰＬＬ回路。
【請求項８】ＰＬＬの同期状態を監視して同期外れを
検出すると同期外れ信号を発出する同期外れ監視手段を
設けるとともに、遅延手段とディジタル値記憶手段の間
に選択手段を配置し、選択手段は同期外れ信号が有意の
場合に位相比較手段の出力を選択し、前記同期外れ信号
が有意でない場合に前記ディジタル値記憶手段の出力を
選択することを特徴とする請求項７に記載のＰＬＬ回
路。