JP4807222B2 - Ｌｖｄｓ受信方法および受信装置 - Google Patents

Description

本発明は、ＦＰＤ（フラットパネルディスプレイ）等に使用されるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）受信方法および受信装置に関するものである。

近年、高速動作・低消費電力が要求される液晶ディスプレイ装置やプラズマディスプレイ装置などのＦＰＤ装置において、ＬＶＤＳ回路は、多くの階調再現性を実現し、少ない線数で多ビットのデジタル映像信号を伝送するシリアル伝送手段として注目を集めている。

シリアル伝送の代表的なものとしては、ＬＶＤＳやＴＭＤＳ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）という伝送方式が採用されているが、従来、ＦＰＤ表示装置における精度、性能向上を目的としたＬＶＤＳ回路としては特許文献１に記載されたものが知られている。

以下に従来のＬＶＤＳ回路について説明する。図９は従来のＬＶＤＳ回路の各種機能ブロックを示すものであり、ここに示したＬＶＤＳ回路１０１はＰＬＬ回路１０２、ＬＶＤＳ入力バッファ回路３、４及び５、コモンエッジセンスタイミング信号発生器６、シリアル・パラレル（以下、Ｓ／Ｐとする）変換器７で構成されている。

ここでＰＬＬ回路１０２は複数段のリングオシレータを有する電圧制御発振器および逓倍比が２である分周器を備え、電圧制御発振器における各段の出力信号のそれぞれを当該分周器で分周する。ＬＶＤＳ入力バッファ回路３、４及び５は、ＬＶＤＳの差動信号を入力し、コモンエッジセンスタイミング信号発生器６は、ＰＬＬ回路１０２により分周された信号を用いＰＬＬ回路１０２がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する。Ｓ／Ｐ変換器７はコモンエッジセンスタイミング信号発生器６により作成されたクロック信号を用いてＳ／Ｐ変換を行う。

このＬＶＤＳ回路１０１では、シリアルデータの各ビットをラッチするクロック信号を、ＰＬＬ回路１０２のロックする入力クロック信号のエッジと同一エッジとすることで、立ち上がり、立ち下がりの遷移時間の相違による影響を受けることなく同一間隔の多相クロック信号をＳ／Ｐ変換器７へ供給できるようになることから、ＬＶＤＳ回路のスキューマージンを最大にできるばかりではなく、低消費電力、高性能なＬＶＤＳ回路を実現する。
特開２００５−００６１２３号公報

しかしながら従来の構成では、外部入力されるＬＶＤＳ信号をＳ／Ｐ変換器でパラレル信号に変換する際にラッチミスが発生すると、ＬＶＤＳ信号は間違ったパラレル映像信号に変換されてしまう。そして、間違って変換された映像信号を遮断する回路が無いため後段の回路にそのまま出力され、異常画面が画像表示されていた。

また、このＬＶＤＳ信号がパラレル信号に変換される際にラッチミスが発生せずとも、間違ったパラレル映像信号に変換される場合があり、この間違って変換された映像信号は、動作中には正常な映像信号に戻せないという課題も有していた。

さらに、このように間違ったパラレル信号に変換される原因が、ＰＬＬ回路に入力されるＬＶＤＳクロック信号か、あるいはＳ／Ｐ変換器に入力されるＬＶＤＳデータ信号か、いずれか一方である場合でも、ＬＶＤＳ回路全体をリセットする必要があるため、異常画面からの復帰時間が長くなるという課題も有していた。

これらいずれの課題も、表示させる画像が異常となるかあるいは、正常状態に復帰するまでに時間を要し、画像表示品位を低下させる不具合となっていた。

これらの課題を解決するために、本発明のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。

また、本発明は前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、本発明は前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択することを特徴とする。そして、本発明は前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。

また、これらの課題を解決するために、本発明のＬＶＤＳ受信装置は、ＬＶＤＳクロック信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路によって逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するＳ／Ｐ変換器を備え、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出する装置と、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする。

また、本発明は前記ＰＬＬ回路に入力したＬＶＤＳクロック信号と前記ＰＬＬ回路にて逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記ＰＬＬ回路をリセットする装置を備えたことを特徴とし、さらに、本発明は前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択する装置を備えたことを特徴する。そして、前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択する装置と、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。

本発明によれば、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号がＳ／Ｐ変換でラッチミスした映像信号に変換されても、間違った映像信号が後段回路に出力することを遮断し、内部で作成した同期信号と映像信号を出力することで、異常画面を表示されることを防止することができる。

また、ＰＬＬで逓倍したクロック信号とＬＶＤＳクロック信号が再び同期した後に、Ｓ／Ｐ変換を再実行することで正常画面に復帰させることができる。

さらに、ＬＶＤＳデータ信号が原因でＳ／Ｐ変換でラッチミスが発生するときは、原因となるＬＶＤＳデータ信号が異常な期間のみ、内部で作成した同期信号と映像信号に切り換えて、間違った映像信号が後段回路に出力することを遮断することができ、ＬＶＤＳデータ信号が正常に戻ったときには、ＰＬＬの位相比較とＳ／Ｐ変換を再実行することなく短い時間で正常画面に復帰させることができる。

本発明の実施の形態について図１〜図８を用いて説明する。ただし本発明の効果を奏するのは、この実施の形態に示した条件のみに限るものではない。

（実施の形態１）
図１は本実施の形態１のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術と同機能ブロック及び同信号に関しては同じ図番を付してある。

本実施の形態１のＬＶＤＳ回路１では、従来技術のＬＶＤＳ回路１０１と異なり、発振器２１、ＰＬＬ回路２、移送ずれ検出回路２３、内部映像信号出力回路２４、内部同期信号出力回路２５、映像信号切り換え回路２６及び同期信号切り換え回路２７、クロック信号切り換え回路２８と無信号判別回路２９を備えている。

発振器２１は固定周波数である内部クロック信号３１を出力する。ＰＬＬ回路２は、外部入力されるＬＶＤＳクロック信号１０に同期した複数のクロック信号であるＰＬＬ逓倍クロック信号１４と、このＰＬＬ逓倍クロック信号１４の位相を比較した結果となるＰＬＬロック信号３４を出力する。また、位相ずれ検出回路２３は、ＰＬＬ回路２から出力される前述のＰＬＬロック信号３４を受け、ＰＬＬ回路２の位相を再調整するためのＰＬＬリセット信号３５を出力する。

内部映像信号出力回路２４は、三原色（以下、ＲＧＢとする）の各階調数が１０ｂｉｔの内部映像信号３２を出力し、内部同期信号出力回路２５は、内部クロック信号３１から水平と垂直の２種の内部同期信号３３を出力する。

上述したようにＳ／Ｐ変換器７では、シリアルデータ信号１１とシリアルデータ信号１２を、パラレル信号である映像信号１６と同期信号１７に変換し、無信号判別回路２９は、この同期信号１７を受け、さらに同期信号１７に含まれる水平と垂直の同期信号の有無を検出し、その結果を無信号判別信号３９として出力する。

そして無信号判別信号３９をもとにして、映像信号切り換え回路２６では、内部映像信号３２と映像信号１６を切り換え、映像信号３６として出力し、同じく同期信号切り換え回路２７では、内部同期信号３３と同期信号１７を切り換え、同期信号３７として出力し、さらに同じく、クロック信号切り換え回路２８では、内部クロック信号３１とクロック信号１８を切り換え、クロック信号３８として出力する。

次に、この本実施の形態１のＬＶＤＳ回路１の動作について、図１及び図２を用いて説明する。ここで、図２は本実施の形態１におけるＳ／Ｐ変換器７の動作説明のための各種信号のタイミング図である。

ＬＶＤＳ信号は複数のパラレル信号を１本のシリアル信号に重畳して伝送するシリアル伝送方式である。本実施の形態１では、７本のパラレル信号を１本のシリアル信号に重畳して伝送する例を用いて説明する。また、内部クロック信号３１から回路内部で作成する内部映像信号３２は、ＲＧＢ各１０ｂｉｔが全てＬｏｗの全画面黒表示を例にして説明する。

ＰＬＬ回路２は、１本のシリアル信号を７本のパラレル信号に変換して、ＬＶＤＳクロック信号１０に同期したＰＬＬ逓倍クロック信号１４を出力する。また、コモンエッジセンスタイミング信号発生器６は、ＰＬＬ逓倍クロック信号１４をもとにＬＶＤＳクロック信号１０に同期した３．５倍、０．５倍、１倍の３種のＳ／Ｐ変換用クロック信号１５を出力し、１倍のクロック信号は後段の回路にクロック信号１８として出力する。

１本のシリアル信号を７本のパラレル信号に変換する一般的な方法は、入力するシリアル信号に同期した７倍のクロック信号を使用してＳ／Ｐ変換するが、７倍のクロック信号を使用すると、消費電力、ＩＣ温度および放射ノイズ等が増加する不具合も生じる。

そこで、ＬＶＤＳクロック信号１０がＬＶＤＳデータ信号８やＬＶＤＳデータ信号９の各７個のデータに同期し、Ｄｕｔｙ比が４対３の比率になっていることから、ＬＶＤＳクロック信号１０を３．５倍に逓倍したＳ／Ｐ変換用クロック信号１５を出力し、立ち上がりと立ち下がりの両エッジを使用してデータを取り込むことで周波数を抑え、消費電力、ＩＣ温度および放射ノイズの増加を抑えることができる。

本実施の形態１でのＳ／Ｐ変換は次のようになる。

上述した設定では、１本のシリアル信号は３．５倍のクロック信号の立ち上がりと立ち下がりの両エッジでデータが取り込まれ、０．５倍のクロック信号で１４個のパラレル信号に変換される。その後、０．５倍のクロック信号で２種のＳＲＡＭに７個単位で書き込み、１倍のクロック信号で２種のＳＲＡＭから順番に読み出すことで７個のパラレル信号に変換される。

図２のタイミング図では、シリアルクロック信号１３をもとに、ＰＬＬ回路２およびコモンエッジセンスタイミング信号発生器６によって出力した３．５倍のＳ／Ｐ変換用クロック信号１５を示している。ここでシリアルデータ信号１２のタイミングには、ある任意の映像データ信号Ｄ１〜Ｄ９、垂直同期信号ＶＤ、水平同期信号ＨＤ、映像マスク信号ＭＡＳＫを示し、セットアップ時間Ｔｓ、ホールド時間Ｔｈを示している。

そして、Ｓ／Ｐ変換用クロック信号（正常時）１５ａおよび同期信号（正常時）１７ａは、Ｓ／Ｐ変換器が正常に動作した場合のタイミングを示している。すなわち同期信号（正常時）１７ａはＳ／Ｐ変換用クロック信号（正常時）１５ａの立ち上がりのエッジを使用して、正常にＶＤのデータを取り込み、立ち下がりのエッジを使用して、正常にＨＤのデータを取り込んでいる状態を示している。

このようにＳ／Ｐ変換が正常に動作すると、水平と垂直の２種の同期信号１７は、無信号判別回路２９で周波数検出され、内部クロック信号３１をもとに仕様通りの周波数を満足していると判断し、無信号判別信号３９をＬｏｗで出力する。

一方で、ＰＬＬ回路２から出力するＰＬＬ逓倍クロック信号１４の位相が変化すると、３．５倍のＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１１やシリアルデータ信号１２の間のＡＣタイミングが条件を満足しなくなり、ラッチミスが発生する。

例えばＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１２の間でホールド時間Ｔｈが不足すると、１つ後のデータを誤って取り込むため、垂直同期信号は水平同期信号に、水平同期信号は映像信号Ｄ９になり、２種の同期信号１７は、仕様通りの周波数を満足しなくなる。この場合、無信号判別回路２９からは無信号判別信号３９がＨｉｇｈとして出力される。これらのタイミングは図２において、Ｓ／Ｐ変換用クロック信号（Ｔｓ異常時）１５ｂ、および同期信号（Ｔｓ異常時）１７ｂによって示す。

また、逆にＳ／Ｐ変換用クロック信号１５とシリアルデータ信号１２の間でセットアップ時間Ｔｓが不足すると１つ前のデータを誤って取り込むため、垂直同期信号ＶＤは映像マスク信号ＭＡＳＫに、水平同期信号ＨＤは垂直同期信号ＶＤになり、２種の同期信号１７は、仕様通りの周波数を満足しなくなる。この場合も、無信号判別回路２９からは無信号判別信号３９がＨｉｇｈとして出力される。これらのタイミングは図２において、Ｓ／Ｐ変換用クロック信号（Ｔｈ異常時）１５ｃ、および同期信号（Ｔｈ異常時）１７ｃによって示す。

このように、本実施の形態１では、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９のシリアル信号をＳ／Ｐ変換器７でパラレル信号に変換するとき、ラッチミスが発生すると水平と垂直の２種の同期信号１７が仕様通りの周波数を満足しなくなり、これを検出して、その結果を無信号判別信号３９として出力することができる。

次に、内部と外部の各種信号切り換えの動作について図３を用いて説明する。図３は本実施の形態１における無信号判別回路の動作説明のための各種信号のタイミング図である。また、図３では内部垂直同期信号ＩＮ−ＶＤ、内部水平同期信号ＩＮ−ＨＤ、クロック信号ＣＬ、内部クロック信号ＩＮ−ＣＬを示している。

内部同期信号出力回路２５は、固定周波数のクロック信号３１をもとにカウンタをまわし、垂直同期周波数が映像フォーマットの１フィールドに相当する約６０Ｈｚまたは約５０Ｈｚとなる水平と垂直の内部同期信号３３を作成する。

ところで、例えば電源投入時や信号切り換え時などでは、ＬＶＤＳクロック信号１０のジッタ幅が大きいため、ＰＬＬ回路２で位相を比較調整する際にシリアルデータ信号と位相差が生じ、Ｓ／Ｐ変換器７でラッチミスが生じやすい。Ｓ／Ｐ変換器７でラッチミスが生じた場合、間違った映像信号に変換され、従来の構成では、間違った映像信号を遮断する回路が無かったため、異常画面がそのまま画像表示されていた。

しかし本実施の形態１では、以下に説明するような動作によって、異常画面が表示されるのを防止する。

ＰＬＬ回路２に入力されるＬＶＤＳクロック信号１０に同期したシリアルクロック信号１３が不安定なとき、ＰＬＬロック信号３４はＨｉｇｈからＬｏｗに変化する。そして、ＰＬＬロック信号３４がＬｏｗになると、位相ずれ検出回路２３はＰＬＬリセット信号３５をＬｏｗからＨｉｇｈにして出力し、そしてＰＬＬ回路２を再リセットして、ＰＬＬロック信号３４がＨｉｇｈになるまで位相比較を継続する。

ＰＬＬロック信号３４がＬｏｗで、かつ上述した無信号判別信号３９がＨｉｇｈの時は、映像信号切り換え回路２６にて、映像信号３６は全ｂｉｔがＬｏｗレベルの内部映像信号に切り換え、同じく同期信号切り換え回路２７にて同期信号３７は内部同期信号３３に切り換え、同じくクロック信号切り換え回路２８にてクロック信号３８は内部クロック信号３１に切り換えることで、表示画面は全黒表示となり、異常画面が表示されるのを防止する。

また、ＰＬＬロック信号３４がＨｉｇｈで無信号判別信号３９がＬｏｗの時は、映像信号切り換え回路２６にて、映像信号３６は映像信号１６に切り換え、同じく同期信号切り換え回路２７にて同期信号３７は同期信号１７に切り換え、同じくクロック信号切り換え回路２８にてクロック信号３８はクロック信号１８に切り換えることで、通常画面を表示する。

次に、図１のＰＬＬロック信号３４と無信号判別信号３９の一連の動作について図４を用いて説明する。図４は本実施の形態１におけるＬＶＤＳ回路の状態遷移を示した説明図である。以下、ＬＶＤＳクロック信号１０が不安定な場合と、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合に分けて説明する。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、Ｓ／Ｐ変換器７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。

（１）ＬＶＤＳクロック信号１０が不安定の場合
ＬＶＤＳクロック信号１０が不安定なとき、ＰＬＬロック信号３４はＬｏｗとなりスタート状態４２に遷移する。スタート状態４２に遷移した後、ＰＬＬロック信号３４がロック検出時間ｔ５でＬｏｗを継続していると、ＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後再びスタート状態４２に戻る。そして、スタート状態４２でＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、ＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していれば定常状態４１に戻る。

（２）ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合
この場合、上述したように無信号判別信号３９が出力される。そして無信号判別信号３９が１回目の検出時間ｔ１でＨｉｇｈを継続したとき、定常状態４１から無信号判別状態４７に遷移し、２回目の検出時間ｔ２でＨｉｇｈを継続したとき無信号判別状態４８に遷移し、３回目の検出時間ｔ３でＨｉｇｈを継続したとき無信号判別状態４９に遷移し、４回目の検出時間ｔ４でＨｉｇｈを継続したときは異常状態でフリーズしていると判断し、強制的にＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３、ＰＬＬリセット解除状態４４を経由した後にスタート状態４２に戻る。

この場合、無信号判別状態４７、４８及び４９のいずれかに遷移している時にＰＬＬロック信号３４がＬｏｗになった時は、ＬＶＤＳクロック信号１０も不安定になっているのですぐにスタート状態４２に戻る。

すなわち、ＬＶＤＳクロック信号１０が不安定なときにはＰＬＬロック信号３４によって、スタート状態４２を経て定常状態４１に戻り、または、ＬＶＤＳデータ信号８もしくはＬＶＤＳデータ信号９が不安定なときには無信号判別信号３９の条件によって、スタート状態４２を経て定常状態４１に戻ることが可能である。

このように本実施の形態１のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とする。

これによって、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号がＳ／Ｐ変換でラッチミスし間違った映像信号に変換されても、間違った映像信号が後段回路に出力することを遮断し、内部で作成した同期信号と映像信号を出力することで、異常画面を非表示にすることができる。

また、本実施の形態１において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態１と同様の効果は得られ、また、本実施の形態１ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよい。さらに、内部クロック信号３１から回路内部で作成する内部映像信号３２をＲＧＢ各１０ｂｉｔが全てＬｏｗレベルの全画面黒表示の例で説明したが、他の画像表示を用いても本実施の形態１と同様の効果は得られる。さらに、ＰＬＬ回路２の位相基準をＬＶＤＳクロック信号１０の立ち下がりエッジで説明したが、ＬＶＤＳクロック信号１０の立ち上がりエッジを基準に作成しても良い。

（実施の形態２）
図５は本実施の形態２のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術及び、図１にて示した実施の形態１と、同機能ブロック及び同信号に関しては同じ図番を付してある。

本実施の形態２のＬＶＤＳ回路５１では、実施の形態１のＬＶＤＳ回路１と異なり、変換リセット出力回路５２とリセット付Ｓ／Ｐ変換器５７を備えている。ここで、リセット付Ｓ／Ｐ変換器５７は、０．５倍のクロック信号で２種のＳＲＡＭに７個単位で書き込み、１倍のクロック信号で２種のＳＲＡＭから順番に読み出すことで、７個のパラレル信号に変換されるＳＲＡＭをリセットする機能を有している。また、変換リセット出力回路５２は、３種のＳ／Ｐ変換用クロック信号１５がＬＶＤＳクロック信号１０と同期した後に、リセット付Ｓ／Ｐ変換器５７内のＳＲＡＭの書き込みと読み込みの開始タイミングを決定する信号となる変換リセット信号５４を出力してＳ／Ｐ変換を再実行する。

本実施の形態２のＬＶＤＳ回路５１の動作は次のようになる。

従来のＳ／Ｐ変換器７に入力される３種のＳ／Ｐ変換用クロック信号１５は、ＰＬＬ回路２に入力されるＰＬＬリセット信号３５のタイミングによっては、ＰＬＬロック信号３４がＨｉｇｈであっても、３．５倍、０．５倍、１倍の３種のＳ／Ｐ変換用クロック信号１５の各種位相関係がずれてしまう可能性がある。

そこで本実施の形態２では、まず、ＰＬＬロック信号３４がＨｉｇｈになった後、変換リセット出力回路５２がリセット付Ｓ／Ｐ変換器５７に変換リセット信号５４を出力する。そして、０．５倍のクロック信号で２種のＳＲＡＭへ書き込んだ後に、１倍のクロック信号で２種のＳＲＡＭから順番に読み出し７個のパラレル信号に変換するという、書き込みと読み出しの一連の動作に順序を決めている。これによって、Ｓ／Ｐ変換用クロック信号１５の各種位相関係を保ちＳ／Ｐ変換するときのラッチミスを防止している。

次に、図５のＰＬＬロック信号３４と無信号判別信号３９と変換リセット信号５４の動作について図６を用いて説明する。図６は本実施の形態２におけるＬＶＤＳ回路の状態遷移を示した説明図である。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、リセット付Ｓ／Ｐ変換器５７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。また、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合は、実施の形態１と同様の動作となるため省略し、ＬＶＤＳクロック信号１０が不安定な場合について説明する。

ＬＶＤＳクロック信号１０が不安定のときＰＬＬロック信号３４はＬｏｗとなりスタート状態４２に遷移する。スタート状態４２に遷移した後、ＰＬＬロック信号３４がロック検出時間ｔ５でＬｏｗを継続していると、ＰＬＬ回路２にはＰＬＬリセット信号３５が入力されＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後再びスタート状態４２に戻る。

スタート状態４２でＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、ＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していればＳ／Ｐ変換を再実行する変換リセット状態５５に遷移する。

変換リセット状態５５で書き込みと読み出しの一連の動作に順序を決めることができたら変換リセットを解除する変換リセット解除状態５６を経由し、ＰＬＬロック信号３４がＨｉｇｈであれば定常状態４１に戻る。

このように本実施の形態２におけるＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、前記位相を比較した結果をもとに前記Ｓ／Ｐ変換を再度実行するか否かを選択することを特徴とする。

これによって、電源投入時や信号切り換え時に、ＬＶＤＳデータ信号のＳ／Ｐ変換でラッチミスし間違った映像信号に変換されても、ＰＬＬで逓倍したクロック信号とＬＶＤＳクロック信号が再び同期した後にＳ／Ｐ変換を再実行することで正常画面に復帰させることができる。

また、本実施の形態２において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態２と同様の効果は得られる。また、本実施の形態２ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよく、シリアルデータ取り込みクロックを３．５倍、ＳＲＡＭ書き込みクロックを０．５倍、ＳＲＡＭ読み込みクロックを１倍として説明したが、３種の逓倍クロックの倍数比が同じであれば倍数を変えても、本実施の形態２と同様の効果を得られる。

（実施の形態３）
図７は本実施の形態３のＬＶＤＳ回路の機能ブロック図を示している。ここで図９にて示した従来の技術、図１にて示した実施の形態１、図５にて示した実施の形態２と、同機能ブロック及び同信号に関しては同じ図番を付してある。

本実施の形態３のＬＶＤＳ回路６１では、実施の形態２のＬＶＤＳ回路５１と異なり、変換リセット選択回路６２を備えている。ここで変換リセット選択回路６２は次のような動作をする。

まず、変換リセット選択回路６２は、ＬＶＤＳクロック信号１０とＰＬＬ逓倍クロック信号１４の位相比較した結果を示すＰＬＬロック信号３４と、シリアルデータ信号１１とシリアルデータ信号１２をＳ／Ｐ変換したときのラッチミス有無を示す無信号判別信号３９の両方を検出する。

次に、ＬＶＤＳクロック信号１０が不安定で、ＰＬＬロック信号３４がＬｏｗの時には、ＰＬＬ回路２にＰＬＬリセット信号６３を出力する。そして、ＬＶＤＳクロック信号１０とＰＬＬ逓倍クロック信号１４の位相を再調整して、変換リセット信号６４を出力してＳ／Ｐ変換を再実行する。一方、ＬＶＤＳデータ信号８及びＬＶＤＳデータ信号９が不安定で、ＰＬＬロック信号３４がＨｉｇｈの時には、ＰＬＬリセット信号６３及び変換リセット信号６４のいずれも出力しない。そして、ＰＬＬロック信号３４および無信号判別信号３９の出力内容をもとに、映像信号切り換え回路２６、同期信号切り換え回路２７及びクロック信号切り換え回路２８を動作させるための切り換え回路動作信号６５を出力する。

ところで、従来技術におけるＳ／Ｐ変換器７のラッチミスが発生する原因としては次の２つがある。まず第１に、電源投入時や信号切り換え時にＬＶＤＳクロック信号１０のジッタ幅が大きくなり、ＰＬＬ回路２で位相を比較調整する際にシリアルデータ信号と位相差が生じることによる場合である。第２に、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９のジッタ幅が大きいため、クロック信号と位相差が生じることによる場合である。

また、実施の形態１および２では、無信号判別信号３９のみで信号の切換を判断するため、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が一瞬乱れる場合、すなわち無信号判別信号３９が１度でもＨｉｇｈになる場合、瞬時に同期信号が正常に復帰したとしても、４回連続してＨｉｇｈが連続するか、あるいはＰＬＬロック信号３４が途中でＬｏｗになるまで、内部動作が継続することになり、内部映像信号３２の全黒画面が解除されるまでに時間を長く要する場合がある。

ところが、本実施の形態３では上述した変換リセット選択回路６２を具備することで、この課題を解消することができる。そのＬＶＤＳ回路６１の動作は次のようになる。

変換リセット選択回路６２は、ＰＬＬ回路２のＰＬＬロック信号３４と無信号判別信号３９の両方を検出することができる。このため、信号切り換え時に一瞬同期信号が乱れ、無信号判別信号３９が一瞬Ｈｉｇｈと判断されたとしても、ＰＬＬロック信号３４がＨｉｇｈを継続していれば、同期信号が正常に復帰し無信号判別信号３９がＬｏｗに戻ることで、ＰＬＬ回路２やリセット付Ｓ／Ｐ変換器５７をリセットし全黒画面にすることなく定常状態に復帰させることができる。

次に、図７のＰＬＬロック信号３４、無信号判別信号３９、変換リセット信号６４の動作について図８を用いて説明する。図８は本実施の形態３におけるＬＶＤＳ回路の状態遷移を示した説明図である。なお、正常動作時は、ＬＶＤＳクロック信号１０が安定しているためＰＬＬロック信号３４はＨｉｇｈとなり、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が安定しているため、Ｓ／Ｐ変換器７ではラッチミスが発生せず、無信号判別信号３９はＬｏｗとなり定常状態４１に留まる。また、ＬＶＤＳクロック信号１０が不安定な場合は、実施の形態２と同様の動作となるため省略し、ＬＶＤＳデータ信号８やＬＶＤＳデータ信号９が不安定でＳ／Ｐ変換時にラッチミスが発生する場合について説明する。

この場合、上述したように無信号判別信号３９が出力される。そして無信号判別信号３９が１回目の検出時間ｔ１でＨｉｇｈを継続したとき無信号判別状態６７に遷移するが、２回目の検出時間ｔ２でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。

２回目の検出時間ｔ２でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈであれば無信号判別状態６８に遷移するが、３回目の検出時間ｔ３でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。

３回目の検出時間ｔ３でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈであれば無信号判別状態６９に遷移するが、４回目の検出時間ｔ４でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＬｏｗであれば定常状態４１に戻る。

最後に４回目の検出時間ｔ４でＰＬＬロック信号３４がＨｉｇｈかつ無信号判別信号３９がＨｉｇｈを継続したときは異常状態でフリーズしていると判断し、強制的にＰＬＬリセット状態４３に遷移し、ＰＬＬリセットを解除するＰＬＬリセット解除状態４４を経由した後スタート状態４２に戻る。

この場合、無信号判別状態６７、無信号判別状態６８、無信号判別状態６９に遷移している時にＰＬＬロック信号３４がＬｏｗになった時は、ＬＶＤＳクロック信号１０も不安定になっているのですぐにスタート状態４２に戻る。

スタート状態４２に戻った後、ＬＶＤＳクロック信号１０が安定しＰＬＬロック信号３４がＨｉｇｈになれば、ＰＬＬロック確認４５へと遷移し、そしてＰＬＬロック確認４５とＰＬＬロック確認４６の２回連続でＰＬＬロック信号３４がＨｉｇｈ状態を保持していればＳ／Ｐ変換を再実行する変換リセット状態５５に遷移する。さらに変換リセット状態５５で書き込みと読み出しの一連の動作に順序を決めることができたら変換リセットを解除する変換リセット解除状態５６を経由し、ここでＰＬＬロック信号３４がＨｉｇｈであれば、定常状態４１に戻る。

このように、本実施の形態３のＬＶＤＳ受信方法は、ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をＳ／Ｐ変換するステップを有し、かつ、前記Ｓ／Ｐ変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記Ｓ／Ｐ変換のラッチミス発生有無を検出するステップを有することを特徴とし、さらに、前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とし、さらに、前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記Ｓ／Ｐ変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記Ｓ／Ｐ変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする。

これによって、実施の形態２の効果だけでなく、ＬＶＤＳデータ信号が異常な期間のみ内部で作成した同期信号と映像信号に切り換えて、間違った映像信号が後段回路に出力することを遮断し、ＬＶＤＳデータ信号が正常に戻ったときには、ＰＬＬの位相比較とＳ／Ｐ変換を再実行することなく短い時間で正常画面に復帰させることができる。

また、本実施の形態３において示した条件にて、ｔ１＝ｔ２＝ｔ３＝ｔ４＝１００ｍｓ、ｔ５＝１ｍｓと時間設定したものは、ＬＶＤＳ回路として非常に安定した動作を維持し、画像表示の不具合の発生率も大きく低下した。

ここで、ｔ１〜ｔ５をこれ以外の時間設定としても、本実施の形態３と同様の効果は得られる。また、本実施の形態３ではシリアル信号とパラレル信号の比率を１：７として説明したが、シリアル信号とパラレル信号の比率を変えてもよく、さらに、シリアルデータ取り込みクロックを３．５倍、ＳＲＡＭ書き込みクロックを０．５倍、ＳＲＡＭ読み込みクロックを１倍として説明したが、３種の逓倍クロックの倍数比が同じであれば倍数を変えても、本実施の形態３と同様の効果を得られる。

以上のように本発明は、ＬＶＤＳレシーバの精度、性能向上に寄与し、ＦＰＤの画質向上に貢献する有用な発明である。

本実施の形態１におけるＬＶＤＳ回路の機能ブロック図 同ＬＶＤＳ回路のシリアル・パラレル変換器の各種信号のタイミング図 同ＬＶＤＳ回路の無信号判別回路の各種信号のタイミング図 同ＬＶＤＳ回路の状態遷移を示す説明図 本実施の形態２におけるＬＶＤＳ回路の機能ブロック図 同ＬＶＤＳ回路の状態遷移を示す説明図 本実施の形態３におけるＬＶＤＳ回路の機能ブロック図 同ＬＶＤＳ回路の状態遷移を示す説明図 従来技術におけるＬＶＤＳ回路の機能ブロック図

符号の説明

１ ＬＶＤＳ回路
２ ＰＬＬ回路
３、４、５ ＬＶＤＳ入力バッファ回路
６ コモンエッジセンスタイミング信号発生器
７ シリアル・パラレル（Ｓ／Ｐ）変換器
８、９ ＬＶＤＳデータ信号
１０ ＬＶＤＳクロック信号
１１、１２ シリアルデータ信号
１３ シリアルクロック信号
１４ ＰＬＬ逓倍クロック信号
１５ Ｓ／Ｐ変換用クロック信号
１６ 映像信号
１７ 同期信号
１８ クロック信号
２１ 発振器
２３ 位相ずれ検出回路
２４ 内部映像信号出力回路
２５ 内部同期信号出力回路
２６ 映像信号切り換え回路
２７ 同期信号切り換え回路
２８ クロック信号切り換え回路
２９ 無信号判別回路
３１ 内部クロック信号
３２ 内部映像信号
３３ 内部同期信号
３４ ＰＬＬロック信号
３５ ＰＬＬリセット信号
３６ 映像信号
３７ 同期信号
３８ クロック信号
３９ 無信号判別信号

Claims (8)

1. ＬＶＤＳクロック信号を逓倍し、前記逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をシリアル・パラレル変換するステップを有し、かつ、前記シリアル・パラレル変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記シリアル・パラレル変換のラッチミス発生有無を検出するステップと、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とするＬＶＤＳ受信方法。
2. 前記ＬＶＤＳクロック信号と前記逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記位相の比較を繰り返すか否かを選択するステップを有することを特徴とする請求項１記載のＬＶＤＳ受信方法。
3. 前記位相を比較した結果をもとに前記シリアル・パラレル変換を再度実行するか否かを選択することを特徴とする請求項２記載のＬＶＤＳ受信方法。
4. 前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記シリアル・パラレル変換を再度実行するか否かを選択し、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをするステップを有することを特徴とする請求項２記載のＬＶＤＳ受信方法。
5. ＬＶＤＳクロック信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路によって逓倍したＬＶＤＳクロック信号によって、ＬＶＤＳデータ信号をシリアル・パラレル変換するシリアル・パラレル変換器を備え、かつ、前記シリアル・パラレル変換されたＬＶＤＳデータ信号に含まれる同期信号によって前記シリアル・パラレル変換のラッチミス発生有無を検出する装置と、前記検出の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とするＬＶＤＳ受信装置。
6. 前記ＰＬＬ回路に入力したＬＶＤＳクロック信号と前記ＰＬＬ回路にて逓倍したＬＶＤＳクロック信号との位相を比較し、前記比較の結果をもとに前記ＰＬＬ回路をリセットする装置を備えたことを特徴とする請求項５記載のＬＶＤＳ受信装置。
7. 前記位相を比較した結果をもとに前記シリアル・パラレル変換を再度実行するか否かを選択する装置を備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。
8. 前記位相を比較した結果および前記検出の結果をもとに、前記位相の比較を再度繰り返すか否か又は前記シリアル・パラレル変換を再度実行するか否かを選択する装置と、前記選択の結果をもとに、前記逓倍したＬＶＤＳクロック信号と他のクロック信号との切り換え、及び前記ＬＶＤＳデータ信号に含まれる同期信号と他の同期信号との切り換え、及び前記シリアル・パラレル変換したＬＶＤＳデータ信号と他の映像信号との切り換えをする装置とを備えたことを特徴とする請求項６記載のＬＶＤＳ受信装置。

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