TWI442705B - 資料時脈回復電路之資料閂鎖裝置及方法 - Google Patents

Description

資料時脈回復電路之資料閂鎖裝置及方法

本發明係關於一種資料時脈回復(Clock Data Recovery，CDR)電路，尤指一種於資料時脈回復電路之資料閂鎖裝置及方法。

圖1係習知之時脈資料回復(Clock Data Recovery，CDR)電路之基本架構，其係用以接收一包含有時脈資訊之輸入資料(Input Data)，以由其中回復出時脈信號(Clock)及資料信號(Data)，俾閂鎖住資料信號而予以傳送出為輸出資料(Output Data)，如圖所示，時脈資料回復電路包括有一邊緣偵測器(Edge Detector)11、一低通濾波器(Low-Pass Filter)12、及一時脈回復單元(Clock Recovery)13，其中，時脈回復單元13係例如為一相位鎖相迴路(Phase Locked Loop，PLL)或延遲鎖相迴路(Delay Locked Loop，PLL)。

前述邊緣偵測器(Edge Detector)11接收該包含有時脈資訊之輸入資料(Input Data)，並依據時脈回復單元13所提供之資料時脈(Edge Clock)及邊緣時脈(Edge Clock)來閂鎖輸入資料中之資料信號並予以輸出，並進一步判斷輸入資料之相位是否超前(lead)或落後(lag)，當偵測輸入資料之相位超前時，輸出向上資訊(Up information)至該低通濾波器12，反之當偵測輸入資料之相位落後時，輸出向下資訊(Down information)至該低通濾波器12。

該低通濾波器12係於連續收到多個向上資訊時確定輸入資料之相位為超前，因此輸出控制信號至該時脈回復單元13，以將時脈回復單元13所提供之資料時脈及邊緣時脈予以調快，反之，該低通濾波器12係於連續收到多個向下資訊時確定輸入資料之相位為落後，因此輸出控制信號至該時脈回復單元13，以將時脈回復單元13所提供之資料時脈及邊緣時脈予以調慢，如此而控制邊緣偵測器11能夠閂鎖正確之資料信號並予以輸出。

圖2進一步顯示習知時脈資料回復電路之工作原理，其中，在輸入資料之相位正常的情況下，資料時脈Data_Clock[i],Data_Clock[i+1]係分別位於輸入資料之兩接連資料信號的中央，而邊緣時脈Edge_Clock[i+1]則位於輸入資料之兩接連資料信號的邊緣交界處，如此而可閂鎖正確之資料信號，其中i為一正整數，係代表時脈之順序。圖2同時列出了由資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值的所有可能的組合。其中，當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、0、0時，表示輸入資料之相位可能不超前也不落後，故邊緣偵測器11不輸出向上或向下資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、0、1時，表示輸入資料之相位可能落後，故邊緣偵測器11向下資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、1、0時，顯示輸入資料之相位可能有極大之漂移而難以正確地追蹤時序之快速改變，故邊緣偵測器11不輸出向上或向下資訊，並仍以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、1、1時，表示輸入資料之相位可能超前，故邊緣偵測器11輸出向上資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為1、0、0時，表示輸入資料之相位可能超前，故邊緣偵測器11輸出向上資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為1、0、1時，顯示輸入資料之相位可能有極大之漂移而難以正確地追蹤時序之快速改變，故邊緣偵測器11不輸出向上或向下資訊，並仍以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為1、1、0時，表示輸入資料之相位可能落後，故邊緣偵測器11輸出向下資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為1、1、1時，表示輸入資料之相位可能不超前也不落後，故邊緣偵測器11不輸出向上或向下資訊，並以Data_Clock[i],Data_Clock[i+1]所閂鎖之值作為輸出資料Output_Data[i],Output_Data[i+1]。

由上述可知，在一些情況下(例如資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、1、0或1、0、1)，因輸入資料之相位有極大之漂移而難以正確地追蹤時序之快速改變，且資料時脈並不位於輸入資料之資料信號之中央，而將導致所閂鎖之值為錯誤值，進而因錯誤之輸出資料而造成資料鏈結之失效。因此，習知時脈資料回復電路仍存在有諸多缺失而有予以改善之必要。

本發明之目的主要係在提供一種資料時脈回復電路之資料閂鎖裝置及方法，以確保輸出資料之正確性。

依據本發明之一特色，本發明提出一種資料時脈回復電路之資料閂鎖裝置，其包括：一時脈回復單元，提供有資料時脈及邊緣時脈；一邊緣偵測器，接收一包含有時脈資訊之輸入資料，以依據該資料時脈及邊緣時脈來閂鎖輸入資料中之資料信號而予以傳送出為閂鎖資料，並當偵測輸入資料之相位超前時，輸出向上資訊，當偵測輸入資料之相位落後時，輸出向下資訊，而當輸入資料之相位有極大之漂移而難以正確地追蹤時序時，同時輸出向上資訊及向下資訊；一低通濾波器，係於連續收到多個向上資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調快，而於連續收到多個向下資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調慢；以及一資料選擇單元，係接收該閂鎖資料及該向上資訊與向下資訊，以由該閂鎖資料中選擇資料信號而予以輸出為輸出資料，其中，當只輸出有向上資訊、或同時輸出有向上資訊及向下資訊時，係選擇根據邊緣時脈所閂鎖之資料作為輸出資料，反之，則選擇根據資料時脈所閂鎖之資料作為輸出資料。

依據本發明之另一特色，本發明提出一種資料時脈回復電路之資料閂鎖方法，其中該資料時脈回復電路包含有一提供有資料時脈及邊緣時脈之時脈回復單元、一邊緣偵測器、一低通濾波器、及一資料選擇單元，該方法包括步驟：該邊緣偵測器接收一包含有時脈資訊之輸入資料，以依據該資料時脈及邊緣時脈來閂鎖輸入資料中之資料信號而予以傳送出為閂鎖資料；當該邊緣偵測器偵測輸入資料之相位超前時，輸出向上資訊，當偵測輸入資料之相位落後時，輸出向下資訊，當輸入資料之相位有極大之漂移而難以正確地追蹤時序時，同時輸出向上資訊及向下資訊；該低通濾波器於連續收到多個向上資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調快，而於連續收到多個向下資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調慢；以及，當只輸出有向上資訊、或同時輸出有向上資訊及向下資訊時，該資料選擇單元選擇根據邊緣時脈所閂鎖之資料作為輸出資料，否則，該資料選擇單元選擇根據資料時脈所閂鎖之資料作為輸出資料。

有關本發明之資料時脈回復電路之資料閂鎖裝置及方法，請先參照圖3所示係本發明之資料時脈回復電路之資料閂鎖裝置的架構圖，係用以接收一包含有時脈資訊之輸入資料(Input Data)，以由其中回復出時脈信號(Clock)及資料信號(Data)，俾閂鎖住資料信號(Latched Data)並擷取正確之資料信號而予以傳送出為輸出資料(Output Data)。如圖所示，資料時脈回復電路之資料閂鎖裝置包括一邊緣偵測器31，一低通濾波器32，一時脈回復單元33、及一資料選擇單元34，其中，時脈回復單元33係例如為一相位鎖相迴路(Phase Locked Loop，PLL)或延遲鎖相迴路(Delay Locked Loop，PLL)，其提供有資料時脈(Data Clock)及邊緣時脈(Edge Clock)，於圖中，資料時脈Data_Clock[i],Data_Clock[i+1]係代表接連的兩資料時脈，而邊緣時脈Edge_Clock[i+1]係代表位於資料時脈Data_Clock[i]及資料時脈Data_Clock[i+1]之間的邊緣時脈，其中i為一正整數，係代表時脈之順序，如一般所知，在輸入資料之相位正常的情況下，資料時脈Data_Clock[i],Data_Clock[i+1]係分別位於輸入資料之兩接連資料信號的中央，而邊緣時脈Edge_Clock[i+1]則位於輸入資料之兩接連資料信號的邊緣交界處。

前述邊緣偵測器31接收該包含有時脈資訊之輸入資料(Input Data)，並依據時脈回復單元33所提供之資料時脈(資料時脈Data_Clock[i],Data_Clock[i+1])及邊緣時脈(邊緣時脈Edge_Clock[i+1])來閂鎖輸入資料中之資料信號而予以傳送出為閂鎖資料(閂鎖資料Latched_Data[i],Latched_Data[i+1]及Latched_Data’[i+1])至該資料選擇單元34。邊緣偵測器31亦進一步根據所閂鎖之資料信號而判斷輸入資料之相位是否超前(lead)或落後(lag)，當偵測輸入資料之相位超前時(根據資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之資料Latched_Data[i],Latched_Data’[i+1]及Latched_Data[i+1]為0、1、1或1、0、0)，輸出向上資訊(Up information)至該低通濾波器12及該資料選擇單元34；反之當偵測輸入資料之相位落後時(根據資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之資料Latched_Data[i],Latched_Data’[i+1]及Latched_Data[i+1]為0、0、1或1、0、0)，輸出向下資訊(Down information)至該低通濾波器12及該資料選擇單元34；此外，若輸入資料之相位有極大之漂移而難以正確地追蹤時序時(根據資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之資料Latched_Data[i],Latched_Data’[i+1]及Latched_Data[i+1]為0、1、0或1、0、1)，邊緣偵測器31則同時輸出向上資訊及向下資訊。

該低通濾波器32係於連續收到多個向上資訊時確定輸入資料之相位為超前，因此輸出控制信號至該時脈回復單元33，以將時脈回復單元33所提供之資料時脈及邊緣時脈予以調快，反之，該低通濾波器32係於連續收到多個向下資訊時確定輸入資料之相位為落後，因此輸出控制信號至該時脈回復單元33，以將時脈回復單元33所提供之資料時脈及邊緣時脈予以調慢，如此而控制邊緣偵測器31能夠閂鎖正確之資料信號。

該資料選擇單元34係接收閂鎖資料(閂鎖資料Latched_Data[i],Latched_Data’[i+1]及Latched_Data[i+1])及該向上資訊與向下資訊，以由根據資料時脈所閂鎖之資料信號及根據邊緣時脈所閂鎖之資料信號中選擇資料信號，而予以輸出為輸出資料(輸出資料Output_Data[i],Output_Data[i+1])。

以前述之資料時脈回復電路之資料閂鎖裝置，可正確地由輸入資料(Input Data)中擷取出資料信號而予以輸出，圖4顯示本發明之資料時脈回復電路之資料閂鎖方法的流程，圖5(A)-(C)則顯示本發明之資料時脈回復電路之資料閂鎖裝置及方法的工作原理，以說明本發明如何正確地擷取出資料信號。

以本發明之資料時脈回復電路之資料閂鎖方法，首先，於步驟S41中，該邊緣偵測器31係根據資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]及資料時脈Data_Clock[i+1]而閂鎖資料信號(閂鎖資料Latched_Data[i],Latched_Data’[i+1]及Latched_Data[i+1])；而邊緣偵測器31亦判斷輸入資料之相位是否超前(lead)或落後(lag)，當偵測輸入資料之相位超前時，輸出向上資訊(Up information)，反之當偵測輸入資料之相位落後時，輸出向下資訊(Down information)，或是偵測輸入資料之相位有極大之漂移而難以正確地追蹤時序時，同時輸出向上資訊及向下資訊(步驟S42)；接著，根據此向上資訊及向下資訊而決定所選擇之資料信號，其中，若只輸出有向上資訊、或同時輸出有向上資訊及向下資訊時，係選擇根據邊緣時脈Edge_Clock[i+1]所閂鎖之資料Latched_Data’[i+1]作為輸出資料Output_Data[i+1](步驟S43)，反之，則選擇根據資料時脈Data_Clock[i], Data_Clock[i+1]所閂鎖之資料Latched_Data[i], Latched_Data[i+1]作為輸出資料Output_Data[i],Output_Data[i+1](步驟S44)。

參照圖5(A)-(C)以進一步示例本發明之資料時脈回復電路之資料閂鎖方法的各種情形，如圖5(A)所示為資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、0、0或1、1、1，此表示輸入資料之相位可能不超前也不落後，故邊緣偵測器31不輸出向上資訊或向下資訊，資料選擇單元34係選擇根據資料時脈Data_Clock[i],Data_Clock[i+1]所閂鎖之資料Latched_Data[i], Latched_Data[i+1]作為輸出資料Output_Data[i],Output_Data[i+1]。

如圖5(B)所示為資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、0、1或1、1、0，此表示輸入資料之相位可能落後，故邊緣偵測器31輸出向下資訊，資料選擇單元34係選擇根據資料時脈Data_Clock[i],Data_Clock[i+1]所閂鎖之資料Latched_Data[i],Latched_Data[i+1]作為輸出資料Output_Data[i],Output_Data[i+1]。

如圖5(C)所示為資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、1、1或1、0、0，此表示輸入資料之相位可能超前，故邊緣偵測器11輸出向上資訊，而由於輸入資料之相位超前之故，因此，資料選擇單元34可選擇根據邊緣時脈Edge_Clock[i+1]所閂鎖之資料Latched_Data’[i+1]作為輸出資料Output_Data[i+1]；又當資料時脈Data_Clock[i]、邊緣時脈Edge_Clock[i+1]、資料時脈Data_Clock[i+1]所閂鎖之值為0、1、0或1、0、1，此表示輸入資料之相位可能有極大之漂移(超前)，此時邊緣偵測器11同時輸出向上資訊及向下資訊，且因輸入資料之相位超前之故，因此，資料選擇單元34係選擇根據邊緣時脈Edge_Clock[i+1]所閂鎖之資料Latched_Data’[i+1]作為輸出資料Output_Data[i+1]。

由以上之說明可知，以本發明之資料時脈回復電路之資料閂鎖裝置及方法，係當資料時脈漂移至靠近輸入資料之邊緣時，可藉由使用根據邊緣時脈所閂鎖之資料作為輸出資料，而保證輸出資料之正確性。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

11．．．邊緣偵測器

12．．．低通濾波器

13．．．時脈回復單元

31．．．邊緣偵測器

32．．．低通濾波器

33．．．時脈回復單元

34．．．資料選擇單元

S41-S44．．．步驟

圖1係習知之時脈資料回復電路之基本架構。

圖2係顯示習知時脈資料回復電路之工作原理。

圖3係本發明之資料時脈回復電路之資料閂鎖裝置的架構圖。

圖4係本發明之資料時脈回復電路之資料閂鎖方法的流程圖。

圖5(A)-(C)係顯示本發明之資料時脈回復電路之資料閂鎖裝置及方法的工作原理。

31．．．邊緣偵測器

32．．．低通濾波器

33．．．時脈回復單元

34．．．資料選擇單元

Claims (9)

1. 一種資料時脈回復電路之資料閂鎖裝置，包括：一時脈回復單元，提供有資料時脈及邊緣時脈；一邊緣偵測器，接收一包含有時脈資訊之輸入資料，以依據該資料時脈及邊緣時脈來閂鎖輸入資料中之資料信號而予以傳送出為閂鎖資料，並當偵測輸入資料之相位超前時，輸出向上資訊，當偵測輸入資料之相位落後時，輸出向下資訊，而當輸入資料之相位有極大之漂移而難以正確地追蹤時序時，同時輸出向上資訊及向下資訊；一低通濾波器，係於連續收到多個向上資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調快，而於連續收到多個向下資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調慢；以及一資料選擇單元，係接收該閂鎖資料及該向上資訊與向下資訊，以由該閂鎖資料中選擇資料信號而予以輸出為輸出資料，其中，當只輸出有向上資訊、或同時輸出有向上資訊及向下資訊時，係選擇根據邊緣時脈所閂鎖之資料作為輸出資料，反之，則選擇根據資料時脈所閂鎖之資料作為輸出資料。
2. 如申請專利範圍第1項所述之資料時脈回復電路之資料閂鎖裝置，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、0、0或1、1、1，該資料選擇單元係選擇根據資料時脈所閂鎖之資料作為輸出資料。
3. 如申請專利範圍第1項所述之資料時脈回復電路之資料閂鎖裝置，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、0、1或1、1、0，該資料選擇單元係選擇根據資料時脈所閂鎖之資料作為輸出資料。
4. 如申請專利範圍第1項所述之資料時脈回復電路之資料閂鎖裝置，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、1、1或1、0、0或0、1、0或1、0、1，該資料選擇單元係選擇根據邊緣時脈所閂鎖之資料作為輸出資料。
5. 如申請專利範圍第1項所述之資料時脈回復電路之資料閂鎖裝置，其中，該時脈回復單元係為一相位鎖相迴路或延遲鎖相迴路。
6. 一種資料時脈回復電路之資料閂鎖方法，其中該資料時脈回復電路包含有一提供有資料時脈及邊緣時脈之時脈回復單元、一邊緣偵測器、一低通濾波器、及一資料選擇單元，該方法包括步驟：該邊緣偵測器接收一包含有時脈資訊之輸入資料，以依據該資料時脈及邊緣時脈來閂鎖輸入資料中之資料信號而予以傳送出為閂鎖資料；當該邊緣偵測器偵測輸入資料之相位超前時，輸出向上資訊，當偵測輸入資料之相位落後時，輸出向下資訊，當輸入資料之相位有極大之漂移而難以正確地追蹤時序時，同時輸出向上資訊及向下資訊；該低通濾波器於連續收到多個向上資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調快，而於連續收到多個向下資訊時輸出控制信號至該時脈回復單元，以將該資料時脈及邊緣時脈予以調慢；以及當只輸出有向上資訊、或同時輸出有向上資訊及向下資訊時，該資料選擇單元選擇根據邊緣時脈所閂鎖之資料作為輸出資料，否則，該資料選擇單元選擇根據資料時脈所閂鎖之資料作為輸出資料。
7. 如申請專利範圍第6項所述之方法，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、0、0或1、1、1，該資料選擇單元係選擇根據資料時脈所閂鎖之資料作為輸出資料。
8. 如申請專利範圍第6項所述之方法，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、0、1或1、1、0，該資料選擇單元係選擇根據資料時脈所閂鎖之資料作為輸出資料。
9. 如申請專利範圍第6項所述之方法，其中，當該邊緣偵測器依據接連之資料時脈、邊緣時脈、及資料時脈所閂鎖之資料信號為0、1、1或1、0、0或0、1、0或1、0、1，該資料選擇單元係選擇根據邊緣時脈所閂鎖之資料作為輸出資料。