JP6190701B2 - データ受信装置およびフェイルセーフ回路 - Google Patents

Description

本発明は、ＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号方式）の規格に適合した差動入力信号のシリアルデータを受信し、シングルエンド出力信号のシリアルデータを出力するデータ受信装置、および、このデータ受信装置で使用され、差動入力信号が規格外の小振幅であるか否かを検出するフェイルセーフ回路に関するものである。

ＬＶＤＳは、データ送信装置からデータ受信装置へ高速にデータを伝送するシリアルインタフェイス技術である。ＬＶＤＳを利用したデータ伝送システムでは、ＬＶＤＳの規格に適合した差動出力信号のシリアルデータが、データ送信装置からデータ受信装置へ送信される。データ受信装置では、データ送信装置から送信されてくる差動入力信号のシリアルデータが受信され、シングルエンド出力信号のシリアルデータに変換されて、このシリアルデータを処理する処理回路へ供給される。

ＬＶＤＳ用のデータ受信回路において、ＬＶＤＳの規格により規定された振幅に満たない規格外の小振幅の差動入力信号が受信された場合、つまり、差動入力信号の振幅にフェイルが発生した場合に、フェイルセーフ動作する機能の先行技術は存在していない。
一方、例えば、PCI-expressなどのような一般の高速シリアルデータ通信用途では、先行技術として、特許文献１の図１や図７に記載されているようなスケルチ検出回路を例示することができる。

同文献に開示のスケルチ検出回路は、受信した差動信号が所定の電位振幅を超えているときに、差動信号の差分に対応する電圧信号を出力するとともに、第１および第２の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力し、電圧信号とシフト参照電圧とを比較して、その検出信号をパルスとして出力するピーク検出回路と、検出信号のパルス幅を差動信号の少なくとも１周期分延長するパルス幅延長回路とを備えるものである。

特開２０１０−３４７３３号公報

特許文献１の図１に示されているスケルチ検出回路は、高速のデータ通信には向いているが、ＬＶＤＳ用のデータ受信装置で扱う数十ＭＨｚオーダー以下の帯域では、面積を増大させることなく実現することが難しい。
その理由は、同文献の図４，５に示されているパルス幅延長回路において、約１周期分のパルス幅を延長させるためには、例えば、２０ＭＨｚの帯域であるとすると、通常のインバータが１０００段以上に必要になるからである。

また、同文献の図７に示されているスケルチ検出回路では、正常振幅／小振幅の検出の感度が鈍く（何回か同じ正常振幅／小振幅の判定が続いて初めて、正常動作扱い／フェイルセーフ動作扱いが決定する回路構成）、正常振幅への鋭い感度（１回でも正常振幅と判定されれば、正常動作の扱いをする）が要求されるＬＶＤＳ用のデータ受信回路へは向かない。例えば、ＩＮＶ２１の段数を数１００段構成にすれば可能性はなくはないが、面積を大きくすることなく実現するのは難しい。

さらに、ダイオードや抵抗部も冗長であり、このダイオードの使い方では低電圧仕様の場合に出力電圧上限に制約が生じる。
また、いずれもヒステリシスアンプをコンパレータとして採用しているが、低電圧対応が難しく低消費電力化が難しい、かつプロセスばらつきの影響を受けやすい（差動入力信号の正常振幅／小振幅の判定の閾値の範囲であるグレーゾーンを広げることとなる）、小面積化が難しい、などの課題が挙げられる。

本発明の目的は、前記従来技術の問題点を解消し、所定の規格に適合した差動入力信号を受信するデータ受信装置において、規格外の小振幅の差動入力信号が入力された場合に、誤動作を防止することができるデータ受信装置およびフェイルセーフ回路を提供することにある。

上記目的を達成するために、本発明は、所定の規格に適合した差動入力信号のシリアルデータを受信し、シングルエンド出力信号のシリアルデータに変換して出力する受信回路と、
前記差動入力信号が規格外の小振幅であるか否かを検出し、その検出結果を表すフェイルセーフ検出信号を出力するフェイルセーフ回路とを備え、
前記受信回路は、
前記差動入力信号のシリアルデータを受信し、前記シングルエンド出力信号のシリアルデータに変換して出力する入力アンプ部と、
前記シリアルデータを処理する論理信号処理回路と、
前記フェイルセーフ検出信号に応じて、前記差動入力信号が規格外の小振幅であることが検出された場合に、前記入力アンプ部と、前記論理信号処理回路を停止状態にする受信停止制御回路とを備え、
前記フェイルセーフ回路は、
前記差動入力信号からＤＣ成分を除去し、各々対応する高電圧入力信号および低電圧入力信号を出力するハイパスフィルタと、
前記高電圧入力信号の電圧レベルと前記低電圧入力信号の電圧レベルとの大小関係を比較し、その比較結果を表す比較結果信号を出力するコンパレータと、
前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも低い状態であることを表す前記比較結果信号の電圧レベルのパルス幅を、あらかじめ設定された時間だけ延長し、前記フェイルセーフ検出信号として出力するパルス幅延長回路とを備えることを特徴とするデータ受信装置を提供するものである。

ここで、前記パルス幅延長回路は、
前記比較結果信号を反転出力する不均衡インバータを備え、
前記不均衡インバータは、前記比較結果信号を、前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも高い状態であることを表す第１の電圧レベルから、前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも低い状態であることを表す第２の電圧レベルにドライブする第１のトランジスタと、前記第２の電圧レベルから前記第１の電圧レベルにドライブする第２のトランジスタとを備え、
前記第１のトランジスタのドライブ能力は、前記第２のトランジスタのドライブ能力よりも高いものであることが好ましい。

また、前記あらかじめ設定された時間は、前記不均衡インバータが備える第１および第２のトランジスタのドライブ能力に応じて決定されるものであることが好ましい。

また、前記パルス幅延長回路は、さらに、前記不均衡インバータの出力信号に接続された負荷容量を備えることが好ましい。

また、前記あらかじめ設定された時間は、前記不均衡インバータが備える第１および第２のトランジスタのドライブ能力および前記負荷容量の容量値に応じて決定されるものであることが好ましい。

また、前記パルス幅延長回路は、さらに、前記不均衡インバータの出力信号を反転出力するシュミットトリガインバータを備えることが好ましい。

また、前記差動入力信号は、ＬＶＤＳの規格に適合した差動入力信号であることが好ましい。

また、本発明は、上記のいずれかに記載のデータ受信装置で使用されるフェイルセーフ回路を提供する。

フェイルセーフ回路は、ＬＶＤＳのデータ受信装置向けの２０ＭＨｚ〜１６０ＭＨｚの入力周波数帯域の差動入力信号を扱うことができ、かつ正常振幅の差動入力信号に対しては正常動作扱いの判定の感度を鋭く、ＬＶＤＳの規格外の小振幅の差動入力信号に対してはフェイルセーフ動作扱いの判定の感度を鈍く応答させることができる。

また、フェイルセーフ回路は、簡易な構成で実現することができるため、低電圧動作が可能で低消費電力化することができ、かつ、小面積で実現することができる。また、フェイルセーフ回路は、プロセスばらつきの影響を受けにくく、差動入力信号の正常振幅／小振幅の閾値の範囲であるグレーゾーンを抑えることができる。

さらに、ハイパスフィルタを構成するＡＣカップリング容量および抵抗素子の定数を変えることにより、差動入力信号の周波数帯域を自在に変えることができる。また、パルス幅延長回路の定数を調整することにより、正常動作／フェイルセーフ動作の扱いの判定の感度を自在に設定することができる。そのため、フェイルセーフ回路を、ＬＶＤＳ用のデータ受信装置の仕様を超える範囲にも応用できる。

本発明のデータ受信装置の構成を表す一実施形態のブロック図である。 図１に示すフェイルセーフ回路の構成を表す一例の回路図である。 （Ａ）は、差動入力信号にフェイルが発生していない場合の波形を表す一例のタイミングチャート、（Ｂ）は、差動入力信号にフェイルが発生している場合の波形を表す一例のタイミングチャートである。 不均衡インバータおよび負荷容量の構成を表す一例の回路図である。 シュミットトリガインバータの構成を表す一例の回路図である。 不均衡インバータの出力信号が変化する様子を表す一例のタイミングチャートである。 不均衡インバータの出力信号が変化する様子を表す別の例のタイミングチャートである。 シュミットトリガインバータの動作を表す一例のタイミングチャートである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のデータ受信装置およびフェイルセーフ回路を詳細に説明する。

図１は、本発明のデータ受信装置の構成を表す一実施形態のブロック図である。同図に示すデータ受信装置１０は、図示していないデータ送信装置から送信されてくる、ＬＶＤＳの規格に適合した差動入力信号ＩＮＰ，ＩＮＮのシリアルデータを受信し、シングルエンド出力信号のシリアルデータに変換して、このシリアルデータを処理する論理信号処理回路１２へ供給するものであり、受信回路１４と、フェイルセーフ回路１６とを備えている。

受信回路１４は、差動入力信号ＩＮＰ，ＩＮＮのシリアルデータを受信し、シングルエンド出力信号のシリアルデータに変換して、後段の回路へ供給するものであり、入力アンプ部１８と、論理信号処理回路１２と、受信停止制御回路２０とを備えている。

入力アンプ部１８は、差動入力信号ＩＮＰ，ＩＮＮのシリアルデータを受信し、シングルエンド出力信号のシリアルデータを出力するものであり、差動増幅器（ＡＭＰ）によって構成されている。

論理信号処理回路１２は、入力アンプ部１８から出力されるシリアルデータを処理し、後段の回路へ出力するものである。

受信停止制御回路２０は、フェイルセーフ回路１６から入力されるフェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥに応じて、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅である、つまり、差動入力信号ＩＮＰ，ＩＮＮにフェイルが発生していることが検出された場合に、受信停止信号を出力し、受信回路１４の入力アンプ部１８と論理信号処理回路１２をパワーダウンさせて停止状態にするものである。

続いて、フェイルセーフ回路１６は、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅であるか否か、つまり、差動入力信号ＩＮＰ，ＩＮＮにフェイルが発生しているか否かを検出し、その検出結果を表すフェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥを出力するものであり、ハイパスフィルタ（ＨＰＦ）２２と、コンパレータ（ＣＭＰ）２４と、パルス幅延長回路２６とを備え、本実施形態の場合、さらに、図２に示すように、ＮＯＲ回路２８を備えている。

ハイパスフィルタ２２は、差動入力信号ＩＮＰ，ＩＮＮからＤＣ成分を除去し、各々対応する残ったＡＣ成分について、一方を高電圧の新しいコモンモード電圧に重畳させた信号（以後、高電圧入力信号Ｐ）として、およびもう一方を低電圧の新しいコモンモード電圧に重畳させた信号（以後、低電圧入力信号Ｎ）として出力するものであり、図２に示すように、各々対応するフィルタ３０およびフィルタ３２を備えている。

フィルタ３０は、ＡＣカップリング容量３４と、２つの抵抗素子３６，３８とを備えている。ＡＣカップリング容量３４は、差動入力信号ＩＮＰと、高電圧入力信号Ｐとの間にＡＣ結合されている。抵抗素子３６は、電源ＶＤＤと、高電圧入力信号Ｐとの間に接続され、抵抗素子３８は、高電圧入力信号Ｐと、グランドＧＮＤとの間に接続されている。

フィルタ３０では、ＡＣカップリング容量３４により、差動入力信号ＩＮＰのＤＣ成分が除去され、抵抗素子３６，３８により、ＤＣ成分が除去された後のＡＣ成分に所望の新たな高電圧のコモンモード電圧ＶＣＰを重畳させた、高電圧入力信号Ｐが発生される。

フィルタ３２も同様であり、ＡＣカップリング容量３４により、差動入力信号ＩＮＮのＤＣ成分が除去され、抵抗素子３６，３８により、ＤＣ成分が除去された後のＡＣ成分に所望の新たな低電圧のコモンモード電圧ＶＣＮを重畳させた、低電圧入力信号Ｎが発生される。

図３（Ａ）に示すように、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅ではない場合、つまり、高電圧入力信号Ｐおよび低電圧入力信号Ｎが正常振幅の場合、高電圧入力信号Ｐが低電圧レベル、かつ、低電圧入力信号Ｎが高電圧レベルのとき、高電圧入力信号Ｐの低電圧レベルの方が低電圧入力信号Ｎの高電圧レベルよりも低くなる。
一方、同図（Ｂ）に示すように、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅の場合、つまり、高電圧入力信号Ｐおよび低電圧入力信号Ｎが、正常振幅よりも小振幅の場合、高電圧入力信号Ｐおよび低電圧入力信号Ｎの電圧レベルに関係なく、高電圧入力信号Ｐの電圧レベルの方が低電圧入力信号Ｎの電圧レベルよりも高くなる。

コンパレータ２４は、高電圧入力信号Ｐの電圧レベルと低電圧入力信号Ｎの電圧レベルとの大小関係を比較し、その比較結果を表す比較結果信号を出力するものであり、同じく図２に示すように、２つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）４０，４２と、抵抗素子４４と、２つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）４６，４８と、２つのＮＭＯＳ５０，５２と、２つのインバータ５４，５６とを備えている。

ＰＭＯＳ４０、ＮＭＯＳ４６，５０は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続され、同様に、ＰＭＯＳ４２、ＮＭＯＳ４８，５２は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続されている。ＰＭＯＳ４０，４２のゲートは、ＰＭＯＳ４０のドレインとＮＭＯＳ４６のドレインとの間のノードＡに接続されて、カレントミラー回路が構成され、ＮＭＯＳ４６，４８のゲートは、抵抗素子４４を介して電源ＶＤＤに接続されている。ＮＭＯＳ５０，５２のゲートには、それぞれ、高電圧入力信号Ｐおよび低電圧入力信号Ｎが入力されている。ＰＭＯＳ４２のドレインとＮＭＯＳ４８のドレインとの間のノードＢから、直列に接続されたインバータ５４，５６を介して比較結果信号が出力される。

コンパレータ２４では、高電圧入力信号Ｐの電圧レベルが低電圧入力信号Ｎの電圧レベルよりも高い場合、ＮＭＯＳ５２よりもＮＭＯＳ５０の方が強くオンして、ノードＡの電圧レベルの方がノードＢの電圧レベルよりも低くなり、比較結果信号として、Ｈ（ハイレベル）が出力される。
一方、高電圧入力信号Ｐの電圧レベルが低電圧入力信号Ｎの電圧レベルよりも低い場合、ＮＭＯＳ５０よりもＮＭＯＳ５２の方が強くオンし、ノードＢの電圧レベルの方がノードＡの電圧レベルよりも低くなり、比較結果信号として、Ｌ（ローレベル）が出力される。

パルス幅延長回路２６は、高電圧入力信号Ｐの電圧レベルが低電圧入力信号Ｎの電圧レベルよりも低い状態であることを表す比較結果信号の電圧レベルのパルス幅を、あらかじめ設定された時間だけ延長し、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥとして出力するものであり、同じく図２に示すように、不均衡インバータ５８と、負荷容量６０と、シュミットトリガインバータ６２と、インバータ６４とを備えている。

不均衡インバータ５８は、比較結果信号を反転出力するものであり、図４に示すように、ＰＭＯＳ６６と、ＮＭＯＳ６８とを備えている。

ＰＭＯＳ６６は、比較結果信号を、高電圧入力信号Ｐの電圧レベルが低電圧入力信号Ｎの電圧レベルよりも高い状態であることを表す第１の電圧レベルから、高電圧入力信号Ｐの電圧レベルが低電圧入力信号Ｎの電圧レベルよりも低い状態であることを表す第２の電圧レベルにドライブするものである。
ＮＭＯＳ６８は、第２の電圧レベルから第１の電圧レベルにドライブするものである。
また、ＰＭＯＳ６６のドライブ能力は、ＮＭＯＳ６８のドライブ能力よりも高いものである。ドライブ能力は、例えば、ＰＭＯＳ６６およびＮＭＯＳ６８のトランジスタサイズを変更することにより調整することができる。
ＰＭＯＳ６６およびＮＭＯＳ６８は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続され、そのゲートは、不均衡インバータ５８の入力端子ＩＮに接続され、そのドレインは、不均衡インバータ５８の出力端子ＯＵＴに接続されている。

ＰＭＯＳ６６のドライブ能力がＮＭＯＳ６８のドライブ能力よりも高いため、不均衡インバータ５８の入力信号がＨからＬに変化すると、その出力信号は素早くＬからＨに立ち上がり、かつ、入力信号がＬからＨに変化すると、その出力信号は緩やかにＨからＬに立ち下がる。
そのため、不均衡インバータ５８の出力信号がＨとなる期間は延長され、Ｌとなる期間は短縮される。

負荷容量６０は、不均衡インバータ５８の出力信号に接続される容量であり、図４に詳細を示すように、ＮＭＯＳ７０によって構成されている。

ＮＭＯＳ７０のソース、ドレインおよび基板はグランドＧＮＤに接続され、そのゲートは、不均衡インバータ５８の出力信号に接続され、ＭＯＳキャパシタが構成されている。ＭＯＳキャパシタの容量値は、例えば、ＮＭＯＳ７０のトランジスタサイズを変更することにより調整することができる。

不均衡インバータ５８の出力信号に負荷容量６０を接続することにより、不均衡インバータ５８の出力信号をなまらせることができる。その結果、Ｈとなる期間はさらに延長され、Ｌとなる期間はさらに短縮される。

シュミットトリガインバータ６２は、不均衡インバータ５８の出力信号を反転出力するものであり、図５に示すように、３つのＰＭＯＳ７２，７４，７６と、３つのＮＭＯＳ７８，８０，８２とを備えている。

ＰＭＯＳ７２，７４およびＮＭＯＳ７８，８０は、電源ＶＤＤとグランドＧＮＤとの間に直列に接続されている。ＰＭＯＳ７２，７４およびＮＭＯＳ７８，８０のゲートは、シュミットトリガインバータ６２の入力端子ＩＮに接続され、ＰＭＯＳ７４およびＮＭＯＳ７８のドレインは、シュミットトリガインバータ６２の出力端子ＯＵＴに接続されている。
ＰＭＯＳ７６は、ＰＭＯＳ７２のドレインと、グランドＧＮＤとの間に接続され、そのゲートは、シュミットトリガインバータ６２の出力端子ＯＵＴに接続されている。
ＮＭＯＳ８２は、ＮＭＯＳ８０のドレインと、電源ＶＤＤとの間に接続され、そのゲートは、シュミットトリガインバータ６２の出力端子ＯＵＴに接続されている。

シュミットトリガインバータ６２では、図８に示すように、入力端子ＩＮから入力される入力信号がＬからＨに変化する場合、ＰＭＯＳ７６はオフ状態であり、ＰＭＯＳ７２，７４は、入力信号の電圧レベルＶＩＮがしきい値になった時にオフ状態となる。また、ＮＭＯＳ８０は、入力信号の電圧レベルＶＩＮがしきい値になった時にオン状態となる。一方、ＮＭＯＳ７８は、オン状態であるＮＭＯＳ８２の作用により、ＮＭＯＳ７８のソースとＮＭＯＳ８０のドレインとの間のノードＣの電圧レベルがグランドＧＮＤよりも上昇するため、入力信号の電圧レベルＶＩＮがしきい値よりも高いＶＨになった時にオン状態となる。ＮＭＯＳ７８がオン状態になると、出力端子ＯＵＴから出力される出力信号がＨからＬに変化して、ＰＭＯＳ７６がオン状態、ＮＭＯＳ８２がオフ状態となる。

一方、入力信号がＨからＬに変化する場合、同様に、オン状態であるＰＭＯＳ７６の作用により、入力信号の電圧レベルＶＩＮがしきい値よりも低いＶＬになった時に、出力信号がＬからＨに変化して、ＰＭＯＳ７６がオフ状態、ＮＭＯＳ８２がオン状態となる。

つまり、入力信号の電圧レベルがＶＬからＶＨまで変化する間、および、ＶＨからＶＬまで変化する間は、出力信号が変化しない不感帯となる。これにより、例えば、ノイズ等の影響による入力信号の変化によって出力信号が頻繁に変化することを防止することができるとともに、入力信号が波形整形される。

比較結果信号のパルス幅は、正常動作時に、高電圧入力信号Ｐの低電圧レベルが低電圧入力信号Ｎの高電圧レベルよりも高くなる場合に、両者の電圧レベルの差が小さくなると狭くなり、両者の電圧レベルの差が大きくなると広くなる。
フェイルセーフ回路１６では、パルス幅延長回路２６により、比較結果信号のパルス幅が延長されるため、正常動作時の、比較結果信号のパルス幅が狭い場合であっても、比較結果信号を確実に捉えてパルス幅を延長することができる。

ＮＯＲ回路２８には、パルス幅延長回路２６の出力信号、および、フェイルセーフ機能停止制御信号ＰＷＤが入力され、ＮＯＲ回路２８からは、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥが出力されている。
フェイルセーフ機能停止制御信号ＰＷＤは、フェイルセーフ回路１６を強制的にパワーダウンさせて停止状態とするための信号であり、通常、Ｌである。
従って、フェイルセーフ機能停止制御信号ＰＷＤがＬの場合、ＮＯＲ回路２８により、パルス幅延長回路２６の出力信号は反転され、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥとして出力される（即ち、フェイルセール機能が働く）。
フェイルセーフ機能停止制御信号ＰＷＤがＨになると、ＮＯＲ回路２８の出力信号、つまり、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥは強制的にＬとなり、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅ではないことを表すのと同じ状態となる（即ち、フェイルセーフ機能が停止する）。

次に、データ受信装置１０の動作を説明する。

差動入力信号ＩＮＰ，ＩＮＮが正常振幅の場合、比較結果信号は、高電圧入力信号Ｐが高電圧レベル、かつ、低電圧入力信号Ｎが低電圧レベルのときにＨとなり、高電圧入力信号Ｐが低電圧レベル、かつ、低電圧入力信号Ｎが高電圧レベルのときにＬとなる。
この場合、不均衡インバータ５８の出力信号は、図６に示すように、比較結果信号がＬになると、ドライブ能力が高いＰＭＯＳ６６によりドライブされて素早くＬからＨに立ち上がり、続いて、比較結果信号がＨになると、ドライブ能力が低いＮＭＯＳ６８によりドライブされて緩やかにＨからＬに立ち下がることを繰り返す。
このように、比較結果信号がＬ，Ｈの変化を繰り返す場合、不均衡インバータ５８の出力信号はＨ出力を維持する。従って、シュミットトリガインバータ６２の出力信号はＬ、インバータ６４の出力信号はＨ、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥはＬとなり、受信回路１４は、正常動作する。

差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅である場合、比較結果信号は、常にＨになる。
この場合、不均衡インバータ５８の出力信号は、図７に示すように、比較結果信号がＨになると、ドライブ能力が低いＮＭＯＳ６８によりドライブされて緩やかにＨからＬに立ち下がる。
このように、比較結果信号がＨの出力を繰り返す場合、不均衡インバータ５８の出力信号は、あらかじめ設定された時間の間はＨ出力が維持されるが、その後、Ｌとなる。従って、シュミットトリガインバータ６２の出力信号はＨ、インバータ６４の出力信号はＬ、フェイルセーフ機能停止制御信号ＰＷＤがＬであるとすると、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥはＨとなってフェイルセーフ動作となり、受信回路１４の入力アンプ部１８と論理信号処理回路１２は、受信停止制御回路２０から出力される受信停止信号によって停止状態とされる。
このように、受信回路１４を停止状態にして、ＬＶＤＳの規格外の差動入力信号ＩＮＰ，ＩＮＮが受信回路１４に入力されないようにすることにより、受信回路１４ひいては後段の回路が誤動作することを防止することができる。

フェイルセーフ回路１６では、差動入力信号ＩＮＰ，ＩＮＮがＬＶＤＳの規格外の小振幅の場合であっても、例えば、１サイクルだけフェイルが発生しただけではフェイルセーフ動作とはならず、あらかじめ設定された時間に対応する数サイクルの期間フェイルが発生した場合にフェイルセーフ動作と判定される。そのため、正常動作なのかフェイルセーフ動作なのかを確実に判定することができる。

なお、あらかじめ設定された時間は、不均衡インバータ５８が備えるＰＭＯＳ６６およびＮＭＯＳ６８のドライブ能力に加え、さらに、負荷容量６０の容量値に応じて適宜決定（変更）することができる。
例えば、ＰＭＯＳ６６のドライブ能力を高くするに従って、図６に示すｃ、ｂ、ａの順序で、不均衡インバータ５８の出力信号の立ち上がりを素早く変化させることができ、不均衡インバータ５８の出力信号が、ＬからＨに変化するまでに要するシリアルデータのクロック周期の数を適宜変更することができる。
一方、ＮＭＯＳ６８のドライブ能力を低くするに従って、図７に示すａ、ｂ、ｃの順序で、不均衡インバータ５８の出力信号の立ち下がりを緩やかに変化させることができ、不均衡インバータ５８の出力信号がＨからＬに変化するまでに要するシリアルデータのクロック周期の数を適宜変更することができる。
また、負荷容量６０の容量値を大きくするに従って、不均衡インバータ５８の出力信号の立ち上がりおよび立ち下がりをさらに緩やかに変化させることができる。

フェイルセーフ回路１６は、ＬＶＤＳのデータ受信装置向けの２０ＭＨｚ〜１６０ＭＨｚの入力周波数帯域の差動入力信号ＩＮＰ，ＩＮＮを扱うことができ、かつ正常振幅の差動入力信号ＩＮＰ，ＩＮＮに対しては正常動作扱いの判定の感度を鋭く、ＬＶＤＳの規格外の小振幅の差動入力信号ＩＮＰ，ＩＮＮに対してはフェイルセーフ動作扱いの判定の感度を鈍く応答させることができる。

また、フェイルセーフ回路１６を構成するハイパスフィルタ２２、コンパレータ２４およびパルス幅延長回路２６は簡易な構成で実現することができるため、低電圧動作が可能で低消費電力化することができ、かつ、小面積で実現することができる。また、フェイルセーフ回路１６は、プロセスばらつきの影響を受けにくく、差動入力信号ＩＮＰ，ＩＮＮの正常振幅／小振幅の閾値の範囲であるグレーゾーンを抑えることができる。

さらに、ハイパスフィルタ２２を構成するＡＣカップリング容量３４および抵抗素子３６，３８の定数を変えることにより、差動入力信号ＩＮＰ，ＩＮＮの周波数帯域を自在に変えることができる。また、前述のように、パルス幅延長回路２６の定数を調整することにより、正常動作／フェイルセーフ動作の扱いの判定の感度を自在に設定することができる。そのため、フェイルセーフ回路１６を、ＬＶＤＳ用のデータ受信装置の仕様を超える範囲にも応用できる。

なお、受信回路１４を構成する入力アンプ部１８および論理信号処理回路１２および受信停止制御回路２０、ならびに、フェイルセーフ回路１６を構成するハイパスフィルタ２２、コンパレータ２４およびパルス幅延長回路２６の具体的な構成は何ら限定されず、同様の機能を実現することができる各種構成のものを利用することができる。
また、検出結果信号、パルス幅延長回路２６の出力信号、フェイルセーフ検出信号ＦＡＩＬ＿ＳＡＦＥ等の信号極性は何ら限定されず、各信号の極性に合わせて各回路の構成を変更することができる。
さらに、負荷容量６０、シュミットトリガインバータ６２およびＮＯＲ回路２８は、フェイルセーフ回路１６に必須の構成要素ではなく、必要に応じて適宜設けることができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ データ受信装置
１２ 論理信号処理回路
１４ 受信回路
１６ フェイルセーフ回路
１８ 入力アンプ部
２０ 受信停止制御回路
２２ ハイパスフィルタ
２４ コンパレータ
２６ パルス幅延長回路
２８ ＮＯＲ回路
３０、３２ フィルタ
３４ ＡＣカップリング容量
３６，３８、４４ 抵抗素子
４０，４２、６６、７２，７４，７６ ＰＭＯＳ
４６，４８、５０，５２、６８、７０、７８，８０，８２ ＮＭＯＳ
５４，５６、６４ インバータ
５８ 不均衡インバータ
６０ 負荷容量
６２ シュミットトリガインバータ

Claims (8)

1. 所定の規格に適合した差動入力信号のシリアルデータを受信し、シングルエンド出力信号のシリアルデータに変換して出力する受信回路と、
   前記差動入力信号が規格外の小振幅であるか否かを検出し、その検出結果を表すフェイルセーフ検出信号を出力するフェイルセーフ回路とを備え、
   前記受信回路は、
   前記差動入力信号のシリアルデータを受信し、前記シングルエンド出力信号のシリアルデータに変換して出力する入力アンプ部と、
   前記シリアルデータを処理する論理信号処理回路と、
   前記フェイルセーフ検出信号に応じて、前記差動入力信号が規格外の小振幅であることが検出された場合に、前記入力アンプ部と前記論理信号処理回路を停止状態にする受信停止制御回路とを備え、
   前記フェイルセーフ回路は、
   前記差動入力信号からＤＣ成分を除去し、各々対応する高電圧入力信号および低電圧入力信号を出力するハイパスフィルタと、
   前記高電圧入力信号の電圧レベルと前記低電圧入力信号の電圧レベルとの大小関係を比較し、その比較結果を表す比較結果信号を出力するコンパレータと、
   前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも低い状態であることを表す前記比較結果信号の電圧レベルのパルス幅を、あらかじめ設定された時間だけ延長し、前記フェイルセーフ検出信号として出力するパルス幅延長回路とを備えることを特徴とするデータ受信装置。
2. 前記パルス幅延長回路は、
   前記比較結果信号を反転出力する不均衡インバータを備え、
   前記不均衡インバータは、前記比較結果信号を、前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも高い状態であることを表す第１の電圧レベルから、前記高電圧入力信号の電圧レベルが前記低電圧入力信号の電圧レベルよりも低い状態であることを表す第２の電圧レベルにドライブする第１のトランジスタと、前記第２の電圧レベルから前記第１の電圧レベルにドライブする第２のトランジスタとを備え、
   前記第１のトランジスタのドライブ能力は、前記第２のトランジスタのドライブ能力よりも高いものである請求項１に記載のデータ受信装置。
3. 前記あらかじめ設定された時間は、前記不均衡インバータが備える第１および第２のトランジスタのドライブ能力に応じて決定されるものである請求項２に記載のデータ受信装置。
4. 前記パルス幅延長回路は、さらに、前記不均衡インバータの出力信号に接続された負荷容量を備える請求項２または３に記載のデータ受信装置。
5. 前記あらかじめ設定された時間は、前記不均衡インバータが備える第１および第２のトランジスタのドライブ能力および前記負荷容量の容量値に応じて決定されるものである請求項４に記載のデータ受信装置。
6. 前記パルス幅延長回路は、さらに、前記不均衡インバータの出力信号を反転出力するシュミットトリガインバータを備える請求項２〜５のいずれか１項に記載のデータ受信装置。
7. 前記差動入力信号は、ＬＶＤＳの規格に適合した差動入力信号である請求項１〜６のいずれか１項に記載のデータ受信装置。
8. 請求項１〜７のいずれか１項に記載のデータ受信装置で使用されるフェイルセーフ回路。

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