KR101747797B1 - 사타 인터페이스 및 그것의 전원 관리 방법 - Google Patents

사타 인터페이스 및 그것의 전원 관리 방법 Download PDF

Info

Publication number
KR101747797B1
KR101747797B1 KR1020110007848A KR20110007848A KR101747797B1 KR 101747797 B1 KR101747797 B1 KR 101747797B1 KR 1020110007848 A KR1020110007848 A KR 1020110007848A KR 20110007848 A KR20110007848 A KR 20110007848A KR 101747797 B1 KR101747797 B1 KR 101747797B1
Authority
KR
South Korea
Prior art keywords
power saving
power
signal
mode
saving mode
Prior art date
Application number
KR1020110007848A
Other languages
English (en)
Other versions
KR20120086542A (ko
Inventor
정우성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020110007848A priority Critical patent/KR101747797B1/ko
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to DE202011111116.8U priority patent/DE202011111116U1/de
Priority to DE202011111114.1U priority patent/DE202011111114U1/de
Priority to DE202011111117.6U priority patent/DE202011111117U1/de
Priority to DE102011123107.6A priority patent/DE102011123107B3/de
Priority to DE102011089875.1A priority patent/DE102011089875B4/de
Priority to DE102011123109.2A priority patent/DE102011123109B3/de
Priority to JP2011289554A priority patent/JP2012155711A/ja
Priority to CN2011104534131A priority patent/CN102622077A/zh
Priority to CN202010095826.6A priority patent/CN111580638A/zh
Priority to CN202110563654.5A priority patent/CN113419620B/zh
Priority to CN201710306716.8A priority patent/CN107256076A/zh
Priority to US13/354,602 priority patent/US8819462B2/en
Publication of KR20120086542A publication Critical patent/KR20120086542A/ko
Priority to US14/460,788 priority patent/US9377846B2/en
Priority to US14/730,561 priority patent/US9389676B2/en
Application granted granted Critical
Publication of KR101747797B1 publication Critical patent/KR101747797B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3293—Power saving characterised by the action undertaken by switching to a less power-consuming processor, e.g. sub-CPU
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3256—Power saving in optical drive
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3268—Power saving in hard disk drive
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3281—Power saving in PCMCIA card
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Sources (AREA)

Abstract

본 발명은 사타(SATA) 인터페이스 및 그것의 전원 관리 방법에 관한 것이다. 상기 사타(SATA) 인터페이스는 절전 모드로 동작하기 위한 파샬 상태 및 슬럼버 상태를 갖는다. 또한, 상기 사타(SATA) 인터페이스는 심화 절전 모드로 동작하기 위한 딥 슬럼버 상태를 갖는다. 상기 SATA 인터페이스는 딥 슬럼버 상태 상태에 진입하면, 웨이크-업 신호를 감지하기 위한 회로를 제외한 모든 물리 블럭에 전력 공급을 중단한다. 따라서, 상기 SATA 인터페이스는 딥 슬럼버 상태로 동작하는 동안 전력 소모를 줄일 수 있다.

Description

사타 인터페이스 및 그것의 전원 관리 방법{SERIAL ADVANCED TECHNOLOGY ATTACHMENT INTERFACE AND METHOD FOR POWER MANAGEMENT THEREOF}
본 발명은 SATA 인터페이스에 관한 것으로, 더욱 상세하게는 SATA 인터페이스의 전력 소모를 줄이기 위한 전원 관리 방법에 관한 것이다.
컴퓨터 시스템에 있어서, 호스트와 주변 장치(예를 들면, 데이터 저장 장치, 프린터, 스캐너 등)는 표준 인터페이스를 통해 연결된다. 표준 인터페이스는 호스트와 주변 장치를 연결하는데 필요한 장치 또는 기계, 전기적인 요구 사항과 명령어 집합(command set)에 대한 프로토콜(protocol)을 말한다.
컴퓨터 시스템에 있어서, 호스트와 주변 장치를 연결하기 위한 표준 인터페이스는 다양한 인터페이스를 포함한다. 예를 들면, 호스트와 주변 장치는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 표준 인터페이스를 통해 연결된다.
이러한 다양한 표준 인터페이스들 중에서 ATA 인터페이스와 SATA 인터페이스는 개인용 컴퓨터 또는 휴대용 전자 장치 등에서 널리 사용된다. ATA 인터페이스는 ATA 명령어 집합(ATA command set)을 통해 호스트와 주변 장치를 연결한다. 또한, ATA 인터페이스는 복수의 신호선들을 이용하는 병렬 전송 방식을 사용한다. ATA 인터페이스가 사용하는 병렬 전송 방식은 고속 전송을 위해 클럭 주파수를 높이면 복수의 신호선들로 인한 문제가 발생할 수 있다. 예를 들면, 송신측에서 복수의 신호선들을 통해 동시에 전송한 데이터가 분산되어 수신측에 도착하는 스큐(skew), 또는 복수의 신호선들을 통해 전송되는 신호들끼리 상호 유도에 의해 간섭이 일어나는 크로스토크(crosstalk) 등의 문제가 발생될 수 있다.
SATA 인터페이스는 ATA 인터페이스를 개량한 것으로, 병렬 전송 방식에서 발생되는 문제점을 해결하기 위하여 직렬 전송 방식을 사용한다. 따라서, SATA 인터페이스는 ATA 명령어 집합을 통해 호스트와 주변 장치를 연결하고, 단일 신호선을 이용하는 직렬 전송 방식을 사용한다. SATA 인터페이스는 높은 클럭 주파수를 사용하여 고속 전송이 가능하다.
SATA 인터페이스는 3가지의 전원 상태를 지원한다. 즉, SATA 인터페이스는 액티브(active) 모드로 동작할 수 있는 준비 상태(PHYRDY)를 지원한다. 또한, SATA 인터페이스는 절전 모드로 동작할 수 있는 파샬 상태(Partial)와 슬럼버 상태(Slumber)를 지원한다.
본 발명의 목적은 전원 관리 효율을 향상시킬 수 있는 SATA 인터페이스 및 그것의 전원 관리 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 호스트 사타(SATA) 인터페이스와 장치 사타(SATA) 인터페이스 간의 전원 관리 방법은, 상기 호스트 사타(SATA) 인터페이스와 상기 장치 사타(SATA) 인터페이스 중 어느 하나가 사타(SATA) 프로토콜 상에 정의된 절전 상태들 중 어느 하나로의 진입을 요청하는 단계; 및 상기 요청된 절전 상태로 동작하는 동안, 사타(SATA) 프로토콜 상에 정의된 심화 절전 상태로의 진입을 요청하는 단계를 포함한다.
실시 예에 있어서, 상기 절전 상태들 중 어느 하나로의 진입을 요청하는 단계는 제 1 절전 상태 및 제 2 절전 상태 중 어느 하나로의 진입을 요청하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 절전 상태는 상기 제 2 절전 상태보다 짧은 웨이크-업 시간을 갖는 상태인 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 절전 상태는 파샬 상태인 것을 특징으로 한다.
실시 예에 있어서, 상기 제 2 절전 상태는 슬럼버 상태인 것을 특징으로 한다.
실시 예에 있어서, 상기 제 2 절전 상태는 상기 심화 절전 상태보다 짧은 웨이크-업 시간을 갖는 상태인 것을 특징으로 한다.
실시 예에 있어서, 상기 심화 절전 상태에서 소모되는 전력은 상기 절전 상태들 각각에서 소모되는 전력보다 작은 것을 특징으로 한다.
실시 예에 있어서, 상기 심화 절전 상태로의 진입 요청은 상기 절전 상태들 중 어느 하나로의 진입을 요청한 사타(SATA) 인터페이스에 의해서 수행된다.
실시 예에 있어서, 상기 요청된 절전 상태 또는 상기 요청된 심화 절전 상태로 동작하는 동안, 준비 상태로의 진입을 요청하는 단계를 더 포함한다.
실시 예에 있어서, 상기 준비 상태로의 진입 요청은 상기 호스트측 사타(SATA) 인터페이스와 상기 장치측 사타(SATA) 인터페이스 중 어느 하나에 의해서 수행된다.
본 발명의 실시 예에 따른 사타(SATA) 인터페이스는, 호스트와 장치에 각각 포함되어 사타(SATA) 케이블과 전원 케이블을 통해 상기 호스트와 상기 장치를 인터페이싱하고, 준비 상태, 파샬 상태, 슬럼버 상태, 및 딥 슬럼버 상태 중 어느 하나로 동작한다.
실시 예에 있어서, 상기 딥 슬럼버 상태로 동작할 때의 소모 전력은 상기 슬럼버 상태로 동작할 때의 소모 전력보다 작은 것을 특징으로 한다.
실시 예에 있어서, 상기 딥 슬럼버 상태로 동작하는 동안, 웨이크-업 신호를 감지하기 위한 회로 블럭을 제외한 물리 레이어의 모든 물리 블럭들에 전력이 공급되지 않는다.
실시 예에 있어서, 상기 웨이크-업 신호를 감지하기 위한 회로 블럭은 상기 물리 레이어의 스켈치 회로를 구성하는 회로 블럭들 중 하나인 것을 특징으로 한다.
실시 예에 있어서, 상기 전원 케이블에 포함된 제어 신호 라인을 통해 상기 딥 슬럼버 상태로 진입하기 위한 딥 슬럼버 신호를 전송한다.
실시 예에 있어서, 상기 파샬 상태 또는 상기 슬럼버 상태로 동작 중임을 나타내는 신호에 따라 제어되어, 상기 제어 신호 라인을 통해 전송되는 신호를 딥 슬럼버 신호 입력단으로 전달하는 로직 게이트를 포함한다.
실시 예에 있어서, 상기 사타(SATA) 케이블 및 상기 전원 케이블과 물리적으로 분리된 딥 슬럼버 신호 라인을 통해 상기 딥 슬럼버 상태로 진입하기 위한 딥 슬럼버 신호를 전송한다.
실시 예에 있어서, 상기 사타(SATA) 케이블의 데이터 라인을 통해 상기 딥 슬럼버 상태로 진입하기 위한 딥 슬럼버 신호를 전송한다.
실시 예에 있어서, 상기 데이터 라인을 통해 전송되는 상기 딥 슬럼버 신호를 감지하기 위한 딥 슬럼버 신호 감지기를 포함한다.
실시 예에 있어서, 상기 딥 슬럼버 신호 감지기는 상기 데이터 라인을 통해 전송되는 두 입력 신호의 전압 레벨이 서로 동일하고 상기 두 입력 신호의 전압 레벨이 커먼 모드 신호의 전압 레벨과 상이하다고 판단되는 경우에, 딥 슬럼버 신호 입력단으로 제어 신호를 출력한다.
본 발명의 실시 예에 따르면, 사타(SATA) 인터페이스를 포함하는 전자 장치의 전력 소모가 감소된다.
도 1은 SATA 인터페이스의 아날로그 프론트 엔드(AFE)를 개략적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 상태를 예시적으로 보여주는 개념도이다.
도 3은 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 관리 방법을 예시적으로 보여주는 순서도이다.
도 4는 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 관리 방법에 있어서, 절전 모드로부터 액티브 모드로 전환되는 과정을 예시적으로 보여주는 순서도이다.
도 5는 도 4의 액티브 모드로 전환되기 위해 전송되는 OOB 신호를 설명하기 위한 도면이다.
도 6은 도 5의 버스트 구간 및 스켈치 구간의 시간 규격을 보여주는 도표이다.
도 7은 SATA 인터페이스를 포함하는 호스트 및 장치의 연결 관계를 보여주는 도면이다.
도 8은 본 발명의 제 1 실시 예에 따른 SATA 인터페이스의 전원 케이블의 구성을 보여주는 도표이다.
도 9는 본 발명의 제 1 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 수신하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 제 2 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 송수신하기 위한 신호 라인을 설명하기 위한 도면이다.
도 11은 SATA 인터페이스의 차동 신호 전송 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 제 3 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 송수신하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 제 3 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 수신하는 회로를 예시적으로 보여주는 블럭도이다.
도 14는 본 발명의 실시 예에 따른 SATA 인터페이스를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 SATA 인터페이스의 아날로그 프론트 엔드(AFE)를 개략적으로 보여주는 블럭도이다.
SATA(serial advanced technology attachment) 인터페이스는 기능에 따라 물리 레이어(physical layer), 링크 레이어(link layer), 및 트랜스포트 레이어(transport layer)로 크게 나뉘어 진다.
링크 레이어 및 트랜스포트 레이어는 데이터를 송신하기 위한 정보 데이터를 패킷화하여 물리 레이어로 전달한다. 또한, 링크 레이어 및 트랜스포트 레이어는 물리 레이어로부터 전달된 신호에서 정보 데이터를 추출하여, 상위 레이어인 어플리케이션 레이어(application layer)에 전달한다. 물리 레이어는 링크 레이어로부터 전달된 패킷 데이터를 전기적인 신호로 변환하여 고속으로 외부로 송신한다. 또한, 물리 레이어는 외부로부터 수신된 신호를 링크 레이어로 전달한다. 이러한 동작을 위해서, 물리 레이어는 아날로그 회로들로 구성되고, 링크 레이어 및 트랜스포트 레이어는 디지털 회로들로 구성된다.
SATA 인터페이스의 물리 레이어, 즉, 아날로그 회로는 아날로그 프론트 엔드(AFE: analog front end)로 구분될 수 있다. SATA 인터페이스의 아날로그 프론트 엔드(AFE)는, 아날로그 신호를 디지털 신호로 또는 디지털 신호를 아날로그 신호로 변환하기 위한 물리 블럭들(이하, 'PHY 블럭'이라 칭함)로 구성될 수 있다.
도 1을 참조하면, 아날로그 프론트 엔드(AFE)는 송신기(transmitter, 110), 수신기(receiver, 120), 스켈치 회로(squelch circuit, 130), 및 OOB 신호 감지기(OOB signal detector, 140)를 포함한다. 아날로그 프론트 엔드(AFE)는 위상 고정 루프 회로(phase locked loop circuit, 150) 및 전압 조정기(voltage regulator, 160) 등을 더 포함할 수 있다. 송신기(110), 수신기(120), 위상 고정 루프 회로(150), 및 전압 조정기(160)는 잘알려진 회로이므로 상세한 설명은 생략될 것이다.
스켈치 회로(130)는 커먼 모드 신호(common mode signal)를 감지한다. 또한, 스켈치 회로(130)는 소정의 문턱 전압에 근거하여 수신된 신호의 전압 레벨을 감지한다. 예를 들면, 스켈치 회로(130)는 수신된 신호의 차동 전압(differential voltage)이 50mV(millivolt) 이하인 경우, 커먼 모드 신호인 것으로 간주한다. 이 경우, 스켈치 회로(130)는 수신된 신호를 중립 상태(예를 들면, 플로팅(floating) 상태) 신호인 것으로 간주한다. 또한, 스켈치 회로(130)는 수신된 신호의 차동 전압이 200mV(millivolt) 이상인 경우, 유효한 OOB(out of band, 이하, 'OOB'라 칭함) 신호로 간주한다. OOB 신호 감지기(140)는 스켈치 회로(130)의 출력 신호에 응답하여 OOB 신호의 종류를 판별한다.
앞서 설명한 바와 같이, 물리 레이어는 아날로그 회로들로 구성된다. 물리 레이어는 수신되는 신호를 감지하기 위해서 항상 동작하는 아날로그 프론트 엔드(AFE)를 포함하기 때문에 전력을 많이 소모한다. 또한, 물리 레이어는 고속으로 동작하는 아날로그 회로들을 포함하고 있기 때문에 전력을 많이 소모한다. 따라서, SATA 인터페이스는 SATA 인터페이스 자체의 전력 소모를 관리하기 위해서 복수의 전원 상태를 갖는다.
본 발명의 실시 예에 따른 SATA 인터페이스의 프로토콜(protocol)은 절전 모드(power saving mode)로 동작하기 위한 파샬 상태(partial state, 이하 'Partial 상태'라 칭함) 및 슬럼버 상태(slumber state, 이하 'Slumber 상태'라 칭함)를 정의한다. 이외에도, 본 발명의 실시 예에 따른 SATA 인터페이스의 프로토콜은 심화 절전 모드(deep power saving mode)로 동작하기 위한 딥 슬럼버 상태(deep slumber state, 이하 'Deep Slumber 상태'라 칭함)를 정의한다.
본 발명의 실시 예에 따른 SATA 인터페이스는, Deep Slumber 상태에 진입하면, 스켈치 회로(130)를 구성하는 회로 블럭들 중에서 일부 회로 블럭(예를 들면, 웨이크-업 신호를 감지하기 위한 회로)에만 전력이 공급된다. 따라서, SATA 인터페이스는 Deep Slumber 상태로 동작할 때 소모하는 전력이 Slumber 상태일 때 소모하는 전력보다 작을 것이다. 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 상태는 도 2를 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 상태를 예시적으로 보여주는 개념도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 SATA 인터페이스의 프로토콜은 액티브 모드(active mode)로 동작하기 위한 파이 레디 상태(physical layer ready state, 이하 'PHYRDY 상태'라 칭함)를 정의한다. 또한, SATA 인터페이스의 프로토콜은 절전 모드(power saving mode)로 동작하기 위한 Partial 상태 및 Slumber 상태를 정의한다. 또한, SATA 인터페이스의 프로토콜은 심화 절전 모드(deep power saving mode)로 동작하기 위한 Deep Slumber 상태를 정의한다.
PHYRDY 상태는 물리 레이어의 모든 PHY 블럭들이 활성화된 상태를 의미한다. Partial 상태 및 Slumber 상태는 SATA 인터페이스가 실질적으로 동작하지 않는 절전 상태를 의미한다. 즉, Partial 상태 및 Slumber 상태는 물리 레이어의 일부 PHY 블럭들에 전력이 공급되지 않는 상태를 의미한다.
Partial 상태 및 Slumber 상태의 차이는, 해당 모드로부터 PHYRDY 상태로 복귀하는 웨이크-업(wake-up) 시간에 있다. 예를 들면, Partial 상태로부터 PHYRDY 상태로 복귀하는 웨이크-업 시간은 10us(microsecond)를 넘지 않는 것으로 정의된다. 이와 달리, Slumber 상태로부터 PHYRDY 상태로 복귀하는 웨이크-업 시간은 10ms(millisecond)를 넘지 않는 것으로 정의된다. 이러한 이유로, Partial 상태에서는 데이터 송수신에 관련된 PHY 블럭들에 전력이 공급되지 않고, Slumber 상태에서는 스켈치 회로(도 1의 130 참조)를 제외한 모든 PHY 블럭들에 전력이 공급되지 않는다. 즉, Partial 상태는 Slumber 상태보다 웨이크-업 시간이 빠르고, Slumber 상태는 Partial 상태보다 전력 소모가 작다.
본 발명의 실시 예에 따라 새롭게 정의된 Deep Slumber 상태는 스켈치 회로(130)의 일부 회로에만 전력이 공급되는 상태를 의미한다. 여기에서, 일부 회로는 웨이크-업 신호를 감지하기 위한 최소한의 회로를 의미한다. 따라서, Deep Slumber 상태는 Slumber 상태보다 전력 소모가 작을 것이다. 또한, Deep Slumber 상태는 PHYRDY 상태로 복귀하는 웨이크-업 시간이 Slumber 상태보다 길 것이다.
상술한 SATA 인터페이스의 전원 상태 중에서, PHYRDY 상태, Partial 상태, 및 Slumber 상태는 현재 SATA 사양서(specification)에 정의된 전원 상태이다. 본 발명의 실시 예에 따르면, Deep Slumber 상태가 새롭게 정의된다. Partial 상태와 Slumber 상태는 PHYRDY 상태에서 진입할 수 있다. 반면, Deep Slumber 상태는 Partial 상태와 Slumber 상태에서 진입할 수 있다. 즉, Deep Slumber 상태는 SATA 인터페이스가 절전 모드로 동작하는 중에 진입할 수 있는 상태로서, 절전 모드로 동작할 때보다 더 많은 전력을 절약할 수 있는 상태이다.
도 3은 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 관리 방법을 예시적으로 보여주는 순서도이다. 도 3에 있어서, 임의의 전원 상태로 진입하기를 요청하는 SATA 인터페이스를 송신 SATA 인터페이스로 정의하고, 요청받는 SATA 인터페이스를 수신 SATA 인터페이스로 정의한다.
수신 SATA 인터페이스는 송신 SATA 인터페이스가 Partial 상태로의 진입을 요청하였는지를 체크한다(S110 단계). 송신 SATA 인터페이스로부터 Partial 상태로의 진입이 요청되었다면, 수신 SATA 인터페이스는 Partial 상태로 진입이 가능한지의 여부를 판단한다(S120 단계).
Partial 상태로 진입이 불가능한 경우, 수신 SATA 인터페이스는 송신 SATA 인터페이스로 진입 불가 신호를 전송한다(S130 단계). 반면, Partial 상태로 진입이 가능한 경우, 수신 SATA 인터페이스는 송신 SATA 인터페이스로 진입 신호를 전송한다(S140 단계). 송신 SATA 인터페이스는 진입 신호가 전송되면 Partial 상태로 진입하고, 수신 SATA 인터페이스 역시 Partial 상태로 진입한다(S150 단계).
Partial 상태로 진입한 이후, 수신 SATA 인터페이스는 송신 SATA 인터페이스가 Deep Slumber 상태로의 진입을 요청하였는지를 체크한다(S160 단계). Deep Slumber 상태로의 진입이 요청되지 않은 경우, 수신 SATA 인터페이스는 Partial 상태를 유지하고, 송신 SATA 인터페이스 역시 Partial 상태를 유지한다(S150 단계 유지). 반면, Deep Slumber 상태로의 진입이 요청된 경우, 수신 SATA 인터페이스는 Deep Slumber 상태로 진입하고, 송신 SATA 인터페이스 역시 Deep Slumber 상태로 진입한다(S170 단계).
한편, 송신 SATA 인터페이스로부터 Partial 상태로의 진입이 요청되지 않았다면, 수신 SATA 인터페이스는 송신 SATA 인터페이스가 Slumber 상태로의 진입을 요청하였는지를 체크한다(S210 단계). 송신 SATA 인터페이스로부터 Slumber 상태로의 진입이 요청되었다면, 수신 SATA 인터페이스는 Slumber 상태로 진입이 가능한지의 여부를 판단한다(S220 단계).
Slumber 상태로 진입이 불가능한 경우, 수신 SATA 인터페이스는 송신 SATA 인터페이스로 진입 불가 신호를 전송한다(S230 단계). 반면, Slumber 상태로 진입이 가능한 경우, 수신 SATA 인터페이스는 송신 SATA 인터페이스로 진입 신호를 전송한다(S240 단계). 송신 SATA 인터페이스는 진입 신호가 전송되면 Slumber 상태로 진입하고, 수신 SATA 인터페이스 역시 Slumber 상태로 진입한다(S250 단계).
Slumber 상태로 진입한 이후, 수신 SATA 인터페이스는 송신 SATA 인터페이스가 Deep Slumber 상태로의 진입을 요청하였는지를 체크한다(S260 단계). Deep Slumber 상태로의 진입이 요청되지 않은 경우, 수신 SATA 인터페이스는 Slumber 상태를 유지하고, 송신 SATA 인터페이스 역시 Slumber 상태를 유지한다(S250 단계 유지). 반면, Deep Slumber 상태로의 진입이 요청된 경우, 수신 SATA 인터페이스는 Deep Slumber 상태로 진입하고, 송신 SATA 인터페이스 역시 Deep Slumber 상태로 진입한다(S270 단계).
송신 SATA 인터페이스로부터 Partial 상태 및 Slumber 상태로의 진입이 요청되지 않았다면, 송시 SATA 인터페이스와 수신 SATA 인터페이스 모두는 PHYRDY 상태를 유지한다(S310 단계).
도 4는 본 발명의 실시 예에 따른 SATA 인터페이스의 전원 관리 방법에 있어서, 절전 모드로부터 액티브 모드로 전환되는 과정을 예시적으로 보여주는 순서도이다. SATA 인터페이스는 전원을 관리하기 위한 방법으로, 아이피엠(IPM: initiate power management, 이하 'IPM'이라 칭함) 기능을 지원한다. IPM 기능은 HIPM(host initiate power management)과 DIPM(device initiate power management)로 나뉜다. HIPM은 호스트에 포함된 SATA 인터페이스가 요청하여, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스의 전원 상태가 변경되는 경우를 말한다. DIPM은 장치에 포함된 SATA 인터페이스가 요청하여, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스의 전원 상태가 변경되는 경우를 말한다. 예시적으로, 도 4는 HIPM을 이용하여 SATA 인터페이스의 전원 상태가 변경되는 경우를 보여준다.
절전 모드로 동작하기를 원하는 호스트측 SATA 인터페이스는 절전 모드 요청 신호(SATA 사양서(specification)에서는, Partial 상태를 의미하는 "PMREQ_P"와 Slumber 상태를 의미하는 "PMREQ_S" 두 종류의 절전 모드 요청 신호를 정의하고 있으며, 도 4에서는 "PMREQ"로 도시된다)를 장치측 SATA 인터페이스로 전송한다. PMREQ 신호를 수신한 장치측 SATA 인터페이스는 응답 신호(SATA 사양서(specification)에서는, 절전 모드로 진입이 가능한 경우를 의미하는 "PMACK" 신호를 정의한다)를 호스트측 SATA 인터페이스로 전송한다.
이러한 과정을 통해서, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스는 절전 모드로 동작한다. 즉, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스는 Partial 상태 또는 Slumber 상태 중 어느 하나의 상태를 유지한다.
절전 모드로 동작하는 중에, 절전 모드로 동작하기를 요청한 호스트측 SATA 인터페이스는 Deep Slumber 상태로의 진입하기 위한 요청 신호를 전송한다. 이러한 요청 신호에 따라, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스는 심화 절전 모드로 동작한다. 즉, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스는 Deep Slumber 상태를 유지한다.
심화 절전 모드로 동작하는 중에, 액티브 모드로 동작하기를 원하는 SATA 인터페이스가 Deep Slumber 상태를 빠져나오기 위한 요청 신호를 전송할 수 있다. 예시적으로, 도 4에서는 호스트측 SATA 인터페이스가 Deep Slumber 상태를 빠져나오기 위한 요청 신호를 전송한다. Deep Slumber 상태를 빠져나오기 위한 요청 신호를 전송한 SATA 인터페이스가 액티브 모드로 동작하기 위한 OOB 신호를 전송할 수 있다. 예시적으로, 도 4에서는 호스트측 SATA 인터페이스가 액티브 모드로 동작하기 위한 OOB 신호(COMWAKE 신호, ALIGN 신호)를 전송한다. 여기에서, OOB 신호는 도 5 및 도 6을 통해 상세히 설명될 것이다. 이러한 과정을 통해서, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스는 액티브 모드로 동작한다.
도 5는 도 4의 액티브 모드로 전환되기 위해 전송되는 OOB 신호를 설명하기 위한 도면이다.
SATA 인터페이스는 SATA 인터페이스 간의 통신 링크를 형성하기 위해서 OOB 시그널링(signaling)을 한다. OOB 시그널링은 초기 연결 동작(예를 들면, 파워 온 시퀀스(power on sequence) 동작) 또는 절전 모드로부터의 복귀 동작 등의 몇 가지 경우에 수행된다. OOB 시그널링은, 1.5Gbps, 3.0Gbps, 또는 6.0Gbps 등의 전송 속도를 가진 신호를 사용하는 대신, 버스트 신호(burst signal)의 갯수 및 버스트 신호의 간격으로 구분되는 신호를 사용한다. 도 5는 차동 신호의 진폭이 큰 버스트 구간(T1)과 차동 신호의 진폭이 작은(즉, 거의 '0'에 가까운) 스켈치 구간이 교대로 반복되는 OOB 패턴을 보여준다.
도 6은 도 5의 버스트 구간 및 스켈치 구간의 시간 규격을 보여주는 도표이다. OOB 패턴은 COMWAKE, COMINIT, 및 COMRESET의 3종류의 패턴을 포함한다.
호스트측 SATA 인터페이스 또는 장치측 SATA 인터페이스 각각은 상대 SATA 인터페이스에 웨이크-업을 요청하는 경우에 COMWAKE 패턴을 전송한다. 호스트측 SATA 인터페이스가 장치측 SATA 인터페이스에 하드웨어 리셋을 요청하는 경우에 COMRESET 패턴을 전송한다. 그리고 장치측 SATA 인터페이스가 호스트측 SATA 인터페이스에 통신 초기화를 요청하는 경우에 COMINIT 패턴을 전송한다. COMINIT 패턴과 COMRESET 패턴은 전기적으로 유사한 신호일 수 있다.
도 6을 참조하면, COMWAKE 패턴은 버스트 구간(T1)의 시간과 스켈치 구간(T2)의 시간이 106.7ns(nanosecond)로 동일하다. 그리고 COMINIT 패턴과 COMRESET 패턴은 버스트 구간(T1)의 시간은 106.7ns(nanosecond), 스켈치 구간(T2)의 시간은 320ns(nanosecond)이다. 이러한 시간은 SATA 사양서(specification)에 규정된 바에 따라 정해질 것이다.
도 7은 SATA 인터페이스를 포함하는 호스트 및 장치의 연결 관계를 보여주는 도면이다.
SATA 인터페이스(211)를 포함하는 호스트(210)는 컴퓨터 시스템(예를 들면, 데스크 탑 컴퓨터, 랩탑 컴퓨터, 서버(server) 등), 휴대용 전자 장치(예를 들면, 디지털 카메라, 디지털 캠코더, 모바일 폰 등), TV, 또는 네비게이션 등과 같은 전자 장치일 수 있다. SATA 인터페이스(221)를 포함하는 장치(220)는 SATA 인터페이스(221)를 통해서 호스트와 연결될 수 있는 데이터 저장 장치일 수 있다. 예를 들면, 장치(220)는 하드 디스크 드라이브, 솔리드 스테이트 드라이브, 광 드라이브 등과 같은 데이터 저장 장치일 수 있다.
호스트측 SATA 인터페이스(211)와 디바이스측 SATA 인터페이스(221)는 차동 신호(positive 및 negative로 구성된)를 전송하기 위한 2쌍의 단방향 데이터 라인들로 구성되는 SATA 케이블로 서로 연결된다. 이외에도, 호스트측 SATA 인터페이스(211)와 디바이스측 SATA 인터페이스(221)는 복수의 전원들을 공급하기 위한 전원 라인들(power lines)과, 제어 신호를 전송하기 위한 신호 라인으로 구성되는 전원 케이블로 서로 연결된다. 전원 케이블의 구성은 후술되는 도 8을 참조하여 상세히 설명될 것이다.
도 8은 본 발명의 제 1 실시 예에 따른 SATA 인터페이스의 전원 케이블의 구성을 보여주는 도표이다. 도 8을 참조하면, SATA 인터페이스의 전원 케이블은 복수의 전원들을 공급하기 위한 전원 라인들과, 제어 신호를 전송하기 위한 신호 라인으로 구성된다.
복수의 전원들을 공급하기 위한 전원 라인들은 P1~P10 및 P12~P15로 이름 붙여진다. 전원 라인들(P1~P10 및 P12~P15)은 3.3V 직류 전압, 5V 직류 전압, 12V 직류 전압, 및 접지 전압을 공급하도록 할당된다. 제어 신호를 전송하기 위한 신호 라인은 P11로 이름 붙여진다. 신호 라인(P11)은 장치 활성 신호(device activity signal), 스태거드 스핀-업 신호(staggered spin-up signal), 및 Deep Slumber 신호 중 어느 하나를 전송한다.
신호 라인(P11)을 통해 전송되는 신호들 중에서, 장치 활성 신호 및 스태거드 스핀-업 신호는 현재 SATA 사양서(specification)에 정의된 신호이다. 본 발명의 제 1 실시 예에 따르면, 신호 라인(P11)을 통해 전송되는 신호로써, Deep Slumber 신호가 새롭게 추가된다.
장치 활성 신호는 호스트측 SATA 인터페이스에서 장치측 SATA 인터페이스로 데이터를 전송할 때 활성화된다. 스태거드 스핀-업 신호는, 호스트측 SATA 인터페이스에 다수의 장치측 SATA 인터페이스가 연결되고 장치가 하드 디스크 드라이브인 경우에, 단계적으로 장치들을 스핀 업 시키기 위한 제어 신호이다. 따라서, 스태거드 스핀-업 신호는 최초 파워-업(power-up)시 활성화된다. Deep Slumber 신호는, 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스가 절전 모드로 동작하는 동안, Deep Slumber 상태로의 진입을 요청할 때 활성화된다.
따라서, 장치 활성 신호, 스태거드 스핀-업 신호, Deep Slumber 신호는, 각각의 신호가 활성화되는 시점이 서로 다르기 때문에, 하나의 신호 라인(P11)을 통해 전송될 수 있다.
도 9는 본 발명의 제 1 실시 예에 따른 Deep Slumber 신호를 수신하는 방법을 설명하기 위한 도면이다.
상술한 바와 같이, 신호 라인(P11)을 통해 전송되는 Deep Slumber 신호는 호스트측 SATA 인터페이스와 장치측 SATA 인터페이스가 절전 모드로 동작하는 동안 활성화된다. 절전 모드로 동작하는 동안에는 데이터 전송이 일어날 수 없으므로, 장치 활성 신호는 활성화되지 않아야 한다. 따라서, 장치측 SATA 인터페이스의 물리 레이어는 절전 모드로 동작하는 동안 장치 활성 신호를 활성화시키지 않는 로직 게이트(225)를 포함할 것이다.
로직 게이트(225)는 절전 모드로 동작 중임을 의미하는 절전 모드 신호와, 신호 라인(P11)을 통해 전송되는 신호를 입력받는다. 로직 게이트(225)는 절전 모드로 동작할 때에는 신호 라인(P11)을 통해 전송되는 신호를 Deepl Slumber 신호 입력단으로 전달하고, 절전 모드로 동작하지 않을 때에는 신호 라인(P11)을 통해 전송되는 신호를 장치 활성 신호 입력단으로 전달하는 스위치 로직일 수 있다. 또는, 로직 게이트(225)는 동일한 동작을 수행하는 논리 회로일 수 있다.
도 10은 본 발명의 제 2 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 송수신하기 위한 신호 라인을 설명하기 위한 도면이다.
도 10을 참조하면, 호스트측 SATA 인터페이스(311)와 디바이스측 SATA 인터페이스(321)는 차동 신호(positive 및 negative로 구성된)를 전송하기 위한 2쌍의 단방향 데이터 라인들로 구성되는 SATA 케이블로 서로 연결된다. 그리고, 호스트측 SATA 인터페이스(311)와 디바이스측 SATA 인터페이스(321)는 복수의 전원들을 공급하기 위한 전원 라인들(power lines)과, 제어 신호를 전송하기 위한 신호 라인으로 구성되는 전원 케이블로 서로 연결된다.
도 8에서 설명된 바와 같이, 본 발명의 제 1 실시 예에 따르면, Deep Slumber 상태로의 진입을 요청하기 위한 Deep Slumber 신호를 파워 케이블에 포함된 신호 라인을 통해 전송하였다. 본 발명의 제 2 실시 예에 따르면, Deep Slumber 신호는 Deep Slumber 신호를 전송하기 위해 할당된 별도의 양방향 신호 라인을 통해 전송될 수 있다.
도 11은 SATA 인터페이스의 차동 신호 전송 방법을 설명하기 위한 도면이다.
SATA 인터페이스에 있어서, 데이터 전송은 저전압 차동 신호 전송 방법(LVDS: low voltage differential signaling)을 통해 이루어진다. 저전압 차동 신호 전송 방법은 데이터 라인을 통해 전송되는 두 신호(예를 들면, Rx+와 Rx-, 또는 Tx+와 Tx- 신호)의 차로 데이터 값을 표현한다. 저전압 차동 신호 전송 방법(LVDS)에 따르면, 작은 진폭을 갖는 신호를 사용할 수 있기 때문에, 데이터 값의 스위칭 속도가 빠르고, 전력 소모를 줄일 수 있는 장점이 있다.
도 11에 도시된 바와 같이, 저전압 차동 신호 전송 방법에 있어서, 데이터를 전송하지 않는 구간에서는, 두 신호 모두 중립 로직 상태(예를 들면, 플로팅(floating) 상태)를 유지한다. 즉, 데이터를 전송하지 않는 구간에서는, 두 신호 모두는 커먼 모드(common mode) 전압 레벨을 갖는다.
도 12는 본 발명의 제 3 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 송수신하는 방법을 설명하기 위한 도면이다.
상술한 바와 같이, 저전압 차동 신호 전송 방법에 있어서, 데이터를 전송하지 않는 구간에서는, 두 신호 모두는 커먼 모드 전압 레벨을 갖는다. 이는, SATA 인터페이스가 절전 모드로 동작하는 경우, 두 신호 모두는 커먼 모드 전압 레벨을 갖는다는 것을 의미한다.
본 발명의 제 3 실시 예에 따른 Deep Slumber 신호는, SATA 인터페이스가 절전 모드로 동작하는 동안, 데이터 라인을 통해 전송된다. 예를 들면, Deep Slumber 신호는 차동 신호가 아닌 동일한 전압 레벨을 갖는 신호일 수 있다. 즉, Deep Slumber 신호는 커먼 모드 전압 레벨보다는 높은(또는 낮은) 전압 레벨을 갖는다.
도 13은 본 발명의 제 3 실시 예에 따른 딥 슬럼버(Deep Slumber) 신호를 수신하는 회로를 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 본 발명의 제 3 실시 예에 따른 SATA 인터페이스의 아날로그 프론트 엔드(400)는 수신기(420), 스켈치 회로(430), 및 Deep Slumber 신호 감지기(480)를 포함한다. SATA 인터페이스의 아날로그 프론트 엔드(400)는, 도 1에서 설명된 바와 같이, 송신기, OOB 신호 감지기, 위상 고정 루프 회로(PLL), 및 전압 조정기 등을 더 포함할 수 있다.
도 12에서 설명된 바와 같이, SATA 인터페이스가 절전 모드로 동작하는 동안 데이터 라인을 통해 Deep Slumber 신호를 전송하게 되면, 이를 감지할 수 있는 감지 회로가 필요하다. 따라서, 본 발명의 제 3 실시 예에 따르면, SATA 인터페이스의 아날로그 프론트 엔드(400)는 데이터 라인들(Rx+ 및 Rx-)을 통해 전송되는 Deep Slumber 신호를 감지할 수 있는 Deep Slumber 신호 감지기(480)를 포함한다.
Deep Slumber 신호 감지기(480)는 SATA 인터페이스가 절전 모드로 동작하는 동안 활성화된다. Deep Slumber 신호 감지기(480)는, 데이터 라인들(Rx+ 및 Rx-)을 통해 전송되는 신호가 동일한 전압 레벨이며, 커먼 모드 전압 레벨보다 높은(또는 낮은) 전압 레벨을 갖는다고 판단되면, Deep Slumber 신호 입력단으로 제어 신호를 출력한다.
도 14는 본 발명의 실시 예에 따른 SATA 인터페이스를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 14를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치를 포함한다. 메모리 시스템(2000)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(2000)은 복수의 불휘발성 메모리 장치들(2900)을 포함한다.
메모리 컨트롤러(2200)는 호스트(2100) 및 불휘발성 메모리 장치(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(2200)는 램(random access memory: RAM), 중앙 처리 장치(central processing unit: CPU), 호스트 인터페이스(host interface), 에러 정정 블럭(error correcting code: ECC), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다. 중앙 처리 장치(2400)는 메모리 컨트롤러(2200)의 제반 동작을 제어한다.
호스트 인터페이스(2300)는 본 발명의 실시 예에 따른 SATA 인터페이스일 것이다. 호스트(2100)와 메모리 컨트롤러(2200)는 SATA 인터페이스(2300)를 통해 연결된다. 본 발명의 실시 예에 따른 SATA 인터페이스(2300)는, Deep Slumber 상태에 진입하면, 스켈치 회로를 구성하는 회로 블럭들 중에서 일부 회로 블럭(예를 들면, 웨이크-업 신호를 감지하기 위한 회로)에만 전력이 공급된다. 따라서, SATA 인터페이스(2300)는 Deep Slumber 상태로 동작할 때 소모하는 전력이 매우 작을 것이다.
에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(2700)은 메모리 컨트롤러(2200)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900) 각각의 구성 요소로 제공될 수 있다. 메모리 인터페이스(2500)는 불휘발성 메모리 장치들(2900)과 메모리 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다.
메모리 컨트롤러(2200)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 컨트롤러(2200)는 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(2100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다.
메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 메모리 컨트롤러(2200) 그리고 불휘발성 메모리 장치들(2900)은 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
다른 예로써, 불휘발성 메모리 장치(2900) 또는 메모리 컨트롤러(2200)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(2900) 또는 메모리 시스템(2000)은 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : SATA 인터페이스의 아날로그 프론트 엔드(AFE)
110 : 송신기
120 : 수신기
130 : 스켈치 회로
140 : OOB 신호 감지기
150 : 위상 고정 루프 회로
160 : 전압 조정기

Claims (16)

  1. 호스트 사타(SATA) 인터페이스와 장치 사타(SATA) 인터페이스 간의 전원 관리 방법에 있어서:
    상기 호스트 사타(SATA) 인터페이스와 상기 장치 사타(SATA) 인터페이스 중 어느 하나가 사타(SATA) 프로토콜 상에 정의된 활성 상태로부터 제1 및 제2 절전 상태들 중 어느 하나로의 진입을 요청하는 단계; 및
    상기 제1 및 제2 절전 상태들 중 하나로 동작하는 동안, 사타(SATA) 프로토콜 상에 정의된 심화 절전 상태로의 진입을 요청하는 단계를 포함하는 전원 관리 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 절전 상태는 상기 제 2 절전 상태보다 짧은 웨이크-업 시간을 갖는 상태인 것을 특징으로 하는 전원 관리 방법.
  4. 제 3 항에 있어서,
    상기 제 2 절전 상태는 상기 심화 절전 상태보다 짧은 웨이크-업 시간을 갖는 상태인 것을 특징으로 하는 전원 관리 방법.
  5. 제 1 항에 있어서,
    상기 심화 절전 상태에서 소모되는 전력은 상기 절전 상태들 각각에서 소모되는 전력보다 작은 것을 특징으로 하는 전원 관리 방법.
  6. 호스트와 장치에 각각 포함되어 사타(SATA) 케이블과 전원 케이블을 통해 상기 호스트와 상기 장치를 인터페이싱하고,
    준비 상태, 파샬 상태, 슬럼버 상태, 및 딥 슬럼버 상태 중 어느 하나로 동작하고,
    상기 전원 케이블에 포함된 제어 신호 라인을 통해 상기 딥 슬럼버 상태로 진입하기 위한 딥 슬럼버 신호를 전송하는 사타(SATA) 인터페이스.
  7. 제 6 항에 있어서,
    상기 딥 슬럼버 상태로 동작할 때의 소모 전력은 상기 슬럼버 상태로 동작할 때의 소모 전력보다 작은 것을 특징으로 하는 사타(SATA) 인터페이스.
  8. 제 7 항에 있어서,
    상기 딥 슬럼버 상태로 동작하는 동안, 웨이크-업 신호를 감지하기 위한 회로 블럭을 제외한 물리 레이어의 모든 물리 블럭들에 전력이 공급되지 않는 사타(SATA) 인터페이스.
  9. 호스트 사타(SATA) 인터페이스 및 장치 사타(SATA) 인터페이스 사이의 전력 관리 방법에 있어서:
    사타 프로토콜에 의해 정의된, 제1 절전 상태 및 제2 절전 상태를 포함하는 복수의 절전 상태들 중 하나로 진입할 것을 요청하는 단계; 그리고
    상기 호스트 사타 인터페이스 및 상기 장치 사타 인터페이스 중 하나가 상기 복수의 절전 상태들 중 하나로 동작하면, 심화 절전 상태로 진입할 것을 요청하는 단계를 포함하고,
    상기 제1, 제2 및 심화 절전 상태들은 서로 다르고,
    상기 사타 프로토콜에 의해 정의된, 상기 제1 절전 상태 및 상기 제2 절전 상태를 포함하는 상기 복수의 절전 상태들 중 하나로 진입할 것을 요청하는 단계는 상기 호스트 사타 인터페이스 및 상기 장치 사타 인터페이스 중 하나에 의해 수행되는 전력 관리 방법.
  10. 사타(SATA) 인터페이스에 있어서:
    제1 전력 모드에서 전력을 수신하는 스켈치 회로;
    제1 및 제2 전압들을 수신하는 수신기; 그리고
    상기 제1 및 제2 전압들에 기반하여 상기 사타 인터페이스의 전력 모드를 판별하고, 상기 제1 및 제2 전압들이 동일하면 상기 제1 전력 모드를 판별하는 슬럼버 검출기를 포함하고,
    상기 제1 전력 모드에서 상기 사타 인터페이스의 하나의 회로가 전력을 수신하는 사타(SATA) 인터페이스.
  11. 사타(SATA) 인터페이스 회로에 있어서:
    신호 라인들을 통해 외부 장치로부터 제1 차동 신호들을 수신하는 수신기;
    상기 외부 장치로부터 전력을 수신하고, 상기 신호 라인들과 다른 전원 케이블을 통해 상기 외부 장치로부터 심화 절전 신호를 수신하는 회로를 포함하고,
    상기 사타 인터페이스 회로는 상기 제1 차동 신호들에 기반하여 제1 절전 모드 및 제2 절전 모드 중 하나로 진입하고, 상기 심화 절전 신호의 활성화를 검출하고, 상기 심화 절전 신호의 활성화에 응답하여 제3 절전 모드로 진입하고,
    상기 사타 인터페이스는 상기 제3 절전 모드에서 상기 제1 절전 모드보다 적은 전력을 소비하고, 상기 사타 인터페이스는 상기 제2 절전 모드에서 상기 제1 절전 모드보다 적은 전력을 소비하고,
    상기 사타 인터페이스는 상기 심화 절전 신호의 활성화에 응답하여 상기 제1 절전 모드로부터 상기 제3 절전 모드로 진입하는 사타(SATA) 인터페이스 회로.
  12. 사타(SATA) 인터페이스 회로의 전력 관리 방법에 있어서:
    상기 사타 인터페이스 회로를 통해 수신기에서 외부 장치로부터 차동 신호인 요청을 수신하는 단계;
    상기 요청에 응답하여 상기 사타 인터페이스의 제1 절전 모드 및 제2 절전 모드 중 하나로 진입하는 단계;
    상기 사타 인터페이스를 통해 상기 외부 장치로부터 심화 절전 신호를 수신하는 단계;
    상기 심화 절전 신호의 활성화를 검출하는 단계; 그리고
    상기 심화 절전 신호의 활성화를 검출함에 따라 상기 사타 인터페이스의 제3 절전 모드로 진입하는 단계를 포함하고,
    상기 제3 절전 모드에서 상기 사타 인터페이스에 의해 소비되는 전력은 상기 제2 절전 모드에서 소비되는 전력보다 적고, 상기 제2 절전 모드에서 상기 사타 인터페이스에 의해 소비되는 전력은 상기 제1 절전 모드보다 적고,
    상기 사타 인터페이스 회로는 상기 제1 절전 모드로부터 상기 제3 절전 모드로 진입하고,
    상기 심화 절전 신호는 상기 수신기에서 수신되지 않는 전력 관리 방법.
  13. 사타(SATA) 인터페이스 회로의 전력 관리 방법에 있어서:
    상기 사타 인터페이스를 통해 한 쌍의 신호 라인들로부터 차동 신호인 요청을 수신하는 단계;
    상기 요청에 응답하여 상기 사타 인터페이스의 제1 절전 모드 및 제2 절전 모드 중 하나로 진입하는 단계;
    심화 절전 신호의 활성화를 검출하는 단계; 그리고
    상기 심화 절전 신호의 활성화를 검출함에 따라 상기 사타 인터페이스의 제3 절전 모드로 진입하는 단계를 포함하고,
    상기 제2 절전 모드에서 상기 사타 인터페이스에 의해 소비되는 전력은 상기 제1 절전 모드보다 적고,
    상기 사타 인터페이스는 상기 제1 절전 모드로부터 상기 제3 절전 모드로 진입하고,
    상기 사타 인터페이스는 상기 제2 절전 모드로부터 상기 제3 절전 모드로 진입하는 사타(SATA) 인터페이스 회로의 전력 관리 방법.
  14. 인터페이스 회로에 있어서:
    제1 차동 신호 라인들에 연결되고, 외부 장치로부터 상기 제1 차동 신호 라인들을 통해 제1 절전 신호, 제2 절전 신호 및 웨이크-업 요청을 수신하는 수신기;
    제2 차동 신호 라인들에 연결되고, 상기 제1 절전 신호 또는 상기 제2 절전 신호에 응답하여 상기 제2 차동 신호 라인들을 통해 상기 외부 장치로 절전 응답을 전송하는 송신기; 그리고
    상기 제1 차동 신호 라인들 및 상기 제2 차동 신호 라인들과 별도의 절전 신호 라인에 연결되고, 상기 절전 신호 라인을 통해 상기 외부 장치로부터 제3 절전 신호를 수신하는 회로를 포함하고,
    상기 인터페이스 회로는 상기 제1 절전 신호 및 상기 제2 절전 신호에 응답하여 각각 제1 절전 모드 및 제2 절전 모드로 진입하고, 그리고 상기 제3 절전 신호에 응답하여 제3 절전 모드에 진입하고,
    상기 인터페이스 회로는 상기 제3 절전 신호의 비활성화에 응답하여 상기 제3 절전 모드를 종료하고 그리고 상기 웨이크-업 요청에 응답하여 활성 모드로 진입하고,
    상기 송신기는 상기 웨이크-업 요청에 응답하여 상기 제2 차동 신호 라인들을 통해 상기 외부 장치로 웨이크-업 응답을 전송하고,
    상기 인터페이스 회로는 상기 제3 절전 모드에서 상기 제2 절전 모드보다 적은 전력을 소비하고, 상기 제2 절전 모드에서 상기 제1 절전 모드보다 적은 전력을 소비하고,
    상기 제3 절전 모드로부터 상기 활성 모드로 진입하는 시간은 상기 제1 절전 모드 및 상기 제2 절전 모드로부터 상기 활성 모드로 진입하는 시간보다 길고, 상기 제2 절전 모드로부터 상기 활성 모드로 진입하는 시간은 상기 제1 절전 모드로부터 상기 활성 모드로 진입하는 시간보다 길고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제1 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제2 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하는 인터페이스 회로.
  15. 제1 차동 신호 라인들, 제2 차동 신호 라인들 및 상기 제1 차동 신호 라인들과 상기 제2 차동 신호 라인들과 별도의 절전 신호 라인에 연결되는 인터페이스 회로의 전력 관리 방법에 있어서:
    상기 제1 차동 신호 라인들을 통해 제1 절전 신호 및 제2 절전 신호 중 하나를 수신하는 단계;
    상기 제1 절전 신호 및 상기 제2 절전 신호에 각각 응답하여 제1 절전 모드 및 제2 절전 모드 중 하나로 진입하는 단계;
    상기 제1 절전 모드 및 상기 제2 절전 모드 중 하나로 진입함에 따라 상기 제2 차동 신호 라인들을 통해 절전 응답을 전송하는 단계;
    상기 절전 신호 라인을 통해 수신되는 제3 절전 신호에 응답하여 제3 절전 모드로 진입하는 단계;
    상기 제3 절전 신호의 비활성화에 응답하여 상기 제3 절전 모드를 종료하는 단계;
    상기 제1 차동 신호 라인들을 통해 수신되는 웨이크-업 요청에 응답하여 활성 모드로 진입하는 단계; 그리고
    상기 활성 모드로 진입함에 따라 상기 제2 차동 신호 라인들을 통해 웨이크-업 응답을 전송하는 단계를 포함하고,
    상기 인터페이스 회로는 상기 제3 절전 모드에서 상기 제2 절전 모드보다 적은 전력을 소비하고, 상기 제2 절전 모드에서 상기 제1 절전 모드보다 적은 전력을 소비하고,
    상기 제3 절전 모드로부터 상기 활성 모드로 진입하는 시간은 상기 제1 절전 모드 및 상기 제2 절전 모드로부터 상기 활성 모드로 진입하는 시간보다 길고, 상기 제2 절전 모드로부터 상기 활성 모드로 진입하는 시간은 상기 제1 절전 모드로부터 상기 활성 모드로 진입하는 시간보다 길고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제1 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제2 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하는 인터페이스 회로의 전력 관리 방법.
  16. 제1 차동 신호 라인들, 제2 차동 신호 라인들 및 상기 제1 차동 신호 라인들과 상기 제2 차동 신호 라인들과 별도의 절전 신호 라인에 연결되는 인터페이스 회로의 전력 관리 방법에 있어서:
    상기 제1 차동 신호 라인들을 통해 제1 절전 신호 및 제2 절전 신호 중 하나를 수신하는 단계;
    상기 제1 절전 신호 및 상기 제2 절전 신호에 각각 응답하여 제1 절전 모드 및 제2 절전 모드 중 하나로 진입하는 단계;
    상기 제1 절전 모드 및 상기 제2 절전 모드 중 하나로 진입함에 따라 상기 제2 차동 신호 라인들을 통해 절전 응답을 전송하는 단계;
    상기 절전 신호 라인을 통해 수신되는 제3 절전 신호에 응답하여 제3 절전 모드로 진입하는 단계; 그리고
    상기 제3 절전 신호의 비활성화에 응답하여 상기 제3 절전 모드를 종료하는 단계를 포함하고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제1 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하고,
    상기 인터페이스 회로는 상기 인터페이스 회로가 상기 제2 절전 모드에 있을 때에 상기 제3 절전 신호에 응답하여 상기 제3 절전 모드로 진입하는 인터페이스 회로의 전력 관리 방법.
KR1020110007848A 2011-01-26 2011-01-26 사타 인터페이스 및 그것의 전원 관리 방법 KR101747797B1 (ko)

Priority Applications (15)

Application Number Priority Date Filing Date Title
KR1020110007848A KR101747797B1 (ko) 2011-01-26 2011-01-26 사타 인터페이스 및 그것의 전원 관리 방법
DE102011123109.2A DE102011123109B3 (de) 2011-01-26 2011-12-23 Verfahren zum Verwalten einer Leistungsaufnahme zwischen einer SATA-Schnittstelle eines Hosts und einer SATA–Schnittstelle eines Geräts und SATA–Schnittstelle
DE202011111114.1U DE202011111114U1 (de) 2011-01-26 2011-12-23 SATA-Schnittstelle
DE202011111117.6U DE202011111117U1 (de) 2011-01-26 2011-12-23 SATA-Schnittstelle und Speichervorrichtung
DE102011123107.6A DE102011123107B3 (de) 2011-01-26 2011-12-23 SATA-Schnittstelle, Speichervorrichtung und Verfahren zum Verwalten einer Leistungsaufnahme einer SATA-Schnittstelle
DE102011089875.1A DE102011089875B4 (de) 2011-01-26 2011-12-23 SATA-Schnittstelle
DE202011111116.8U DE202011111116U1 (de) 2011-01-26 2011-12-23 Schnittstellenschaltung und Speichervorrichtung
JP2011289554A JP2012155711A (ja) 2011-01-26 2011-12-28 Ｓａｔａインターフェイス及びその電力管理方法
CN202010095826.6A CN111580638A (zh) 2011-01-26 2011-12-30 串行高级技术附件接口、存储设备及其电力管理方法
CN2011104534131A CN102622077A (zh) 2011-01-26 2011-12-30 串行高级技术附件接口及其电力管理方法
CN202110563654.5A CN113419620B (zh) 2011-01-26 2011-12-30 串行高级技术附件接口、存储设备及其电力管理方法
CN201710306716.8A CN107256076A (zh) 2011-01-26 2011-12-30 串行高级技术附件接口、存储设备及其电力管理方法
US13/354,602 US8819462B2 (en) 2011-01-26 2012-01-20 Serial advanced technology attachment interfaces and methods for power management thereof
US14/460,788 US9377846B2 (en) 2011-01-26 2014-08-15 Serial advanced technology attachment interfaces and methods for power management thereof
US14/730,561 US9389676B2 (en) 2011-01-26 2015-06-04 Serial advanced technology attachment interfaces and methods for power management thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110007848A KR101747797B1 (ko) 2011-01-26 2011-01-26 사타 인터페이스 및 그것의 전원 관리 방법

Publications (2)

Publication Number Publication Date
KR20120086542A KR20120086542A (ko) 2012-08-03
KR101747797B1 true KR101747797B1 (ko) 2017-06-15

Family

ID=46510904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110007848A KR101747797B1 (ko) 2011-01-26 2011-01-26 사타 인터페이스 및 그것의 전원 관리 방법

Country Status (5)

Country Link
US (3) US8819462B2 (ko)
JP (1) JP2012155711A (ko)
KR (1) KR101747797B1 (ko)
CN (4) CN102622077A (ko)
DE (6) DE202011111116U1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11080186B2 (en) 2018-12-20 2021-08-03 Samsung Electronics Co., Ltd. Storage device and storage system

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4799670B2 (ja) * 2010-03-12 2011-10-26 株式会社東芝 通信装置及び通信方法
KR101571278B1 (ko) * 2011-07-01 2015-11-24 퀄컴 인코포레이티드 시리얼 통신 시스템에서의 대기 전력 감소를 위한 시스템 및 방법
US9331654B2 (en) * 2012-03-26 2016-05-03 Marvell World Trade Ltd. Dual squelch detectors and methods for low power states
US9116694B2 (en) * 2012-09-26 2015-08-25 Intel Corporation Efficient low power exit sequence for peripheral devices
TWI521354B (zh) * 2012-10-08 2016-02-11 群聯電子股份有限公司 連接器的控制方法、連接器與記憶體儲存裝置
TWI483103B (zh) * 2013-05-28 2015-05-01 Acer Inc 電源管理方法
US9507372B2 (en) 2013-06-21 2016-11-29 Sandisk Technologies Llc Out-of-band signal detection by host interfaces of storage modules
US9417810B1 (en) 2013-07-29 2016-08-16 Western Digital Technologies, Inc. Power management for a data storage system
KR102108374B1 (ko) 2013-10-25 2020-05-08 삼성전자주식회사 스토리지 시스템 및 그것의 비신호 분석 방법
JP6190701B2 (ja) * 2013-11-25 2017-08-30 株式会社メガチップス データ受信装置およびフェイルセーフ回路
TWI512456B (zh) * 2013-12-09 2015-12-11 Silicon Motion Inc 睡眠模式量測方法
KR102108831B1 (ko) * 2014-01-22 2020-05-28 삼성전자주식회사 저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템
US9524015B2 (en) 2014-02-19 2016-12-20 Western Digital Technologies, Inc. Device optimized power management
US9619156B2 (en) 2014-07-31 2017-04-11 Samsung Electronics Co., Ltd. Storage device, memory card, and communicating method of storage device
KR20160105101A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 가변 전압을 이용하는 스택 패키지 및 반도체 집적 회로 장치
TWI526818B (zh) * 2015-03-19 2016-03-21 群聯電子股份有限公司 休眠模式啓動方法、記憶體控制電路單元及儲存裝置
US10283209B2 (en) * 2015-09-08 2019-05-07 Storart Technology (Shenzhen) Co. Ltd Method for detecting problem cells of SATA SSD and SATA SSD having self-detecting function looking for problem cells
US20170192446A1 (en) * 2016-01-06 2017-07-06 Nxp B.V. Serial bus apparatus with controller circuit and related uses
JP2017162134A (ja) * 2016-03-09 2017-09-14 コニカミノルタ株式会社 処理装置、ホスト装置、ｕｓｂデバイスの節電方法およびコンピュータプログラム
US10564700B2 (en) * 2016-07-22 2020-02-18 Canon Kabushiki Kaisha Image forming apparatus and power control method for image forming apparatus
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
CN109766295B (zh) * 2018-12-30 2023-03-14 中孚信息股份有限公司 一种高速数据单向传输方法及装置
CN110377143A (zh) * 2019-07-17 2019-10-25 浙江大华技术股份有限公司 起转命令的发送方法及装置、存储介质、电子装置
KR20210090774A (ko) 2020-01-10 2021-07-21 삼성전자주식회사 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
US20230009970A1 (en) * 2021-07-09 2023-01-12 Ati Technologies Ulc In-band communication interface power management fencing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090083587A1 (en) * 2007-09-26 2009-03-26 Jien-Hau Ng Apparatus and method for selectively enabling and disabling a squelch circuit across AHCI and SATA power states

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805401A (en) 1995-08-30 1998-09-08 Cherry Semiconductor Corporation Undervoltage lockout circuit with sleep pin
US5675614A (en) * 1995-09-01 1997-10-07 Motorola, Inc. Digital squelch circuit
US6021500A (en) 1997-05-07 2000-02-01 Intel Corporation Processor with sleep and deep sleep modes
US7393247B1 (en) 2005-03-08 2008-07-01 Super Talent Electronics, Inc. Architectures for external SATA-based flash memory devices
TW548541B (en) 2002-01-16 2003-08-21 Darfon Electronics Corp Peripheral device of portable electronic apparatus having power control function
US20030148801A1 (en) 2002-02-01 2003-08-07 Klaus-Peter Deyring Signalling protocol for signalling start of reset processing in serial ATA bus protocol
US7254732B2 (en) * 2003-06-25 2007-08-07 Lsi Corporation Method and apparatus of automatic power management control for serial ATA device directly attached to SAS/SATA host controller
US7028199B2 (en) * 2003-06-25 2006-04-11 Lsi Logic Corporation Method and apparatus of automatic power management control for Serial ATA interface
JP4371739B2 (ja) * 2003-09-02 2009-11-25 株式会社東芝 シリアルａｔａインタフェースを持つ電子機器及びシリアルａｔａバスのパワーセーブ方法
JP2005190202A (ja) 2003-12-25 2005-07-14 Toshiba Corp シリアルａｔａインタフェースを持つ電子機器及びシリアルａｔａバスのパワーセーブ方法
JP4387815B2 (ja) * 2004-01-30 2009-12-24 富士通株式会社 シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス
JP2006099665A (ja) 2004-09-30 2006-04-13 Hitachi Global Storage Technologies Netherlands Bv データ記憶装置及びそのシリアル・インターフェース部のパワー・セーブ・モードの制御方法
JP4295204B2 (ja) 2004-12-16 2009-07-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 磁気ディスク装置の電力制御方法、プログラム、電力制御装置、および電子情報機器
US20060265617A1 (en) * 2005-05-18 2006-11-23 Priborsky Anthony L Power management in a system having multiple power modes
KR100827150B1 (ko) * 2006-07-10 2008-05-02 삼성전자주식회사 터치패드를 구비한 휴대 단말기의 구동 장치
US8291251B2 (en) 2006-07-18 2012-10-16 Agere Systems Inc. Systems and methods for modular power management
KR100950491B1 (ko) * 2006-08-03 2010-03-31 삼성전자주식회사 네트워크 인터페이스카드, 이를 갖는 네트워크프린터 및 그 장치의 제어방법
KR100914932B1 (ko) 2007-01-30 2009-08-31 삼성전자주식회사 Ｓａｔａ 인터페이스에서의 파워 세이빙 모드 제어 방법
JP2009015752A (ja) 2007-07-09 2009-01-22 Fujitsu Ltd 記憶装置
JP4681671B2 (ja) 2007-11-05 2011-05-11 パイオニア株式会社 情報記憶装置、情報記録再生装置、及び消費電力管理方法
JP5207720B2 (ja) 2007-12-07 2013-06-12 ルネサスエレクトロニクス株式会社 Ｏｏｂ検出回路およびシリアルａｔａシステム
US20090187779A1 (en) * 2008-01-18 2009-07-23 Mediatek Inc. Automatic power management method
US8051314B2 (en) 2008-06-25 2011-11-01 Intel Corporation Serial ATA (SATA) power optimization through automatic deeper power state transition
US8504850B2 (en) * 2008-09-08 2013-08-06 Via Technologies, Inc. Method and controller for power management
JP2010152853A (ja) * 2008-12-26 2010-07-08 Toshiba Corp データ記憶装置
JP4405577B2 (ja) * 2009-01-19 2010-01-27 株式会社東芝 シリアルａｔａインタフェースを持つ電子機器
CN101526845B (zh) 2009-04-24 2011-02-16 威盛电子股份有限公司 电源管理方法及其相关芯片组
US8918663B2 (en) * 2009-06-07 2014-12-23 Hewlett-Packard Development Company, L.P. Method for active power management in a Serial ATA interface to operate at most a predetermined rate upon a refused speed request
US8275560B2 (en) * 2009-09-10 2012-09-25 Intel Corporation Power measurement techniques of a system-on-chip (SOC)
US8443221B2 (en) 2011-03-04 2013-05-14 Sandisk Technologies Inc. Methods, systems, and computer readable media for advanced power management for serial advanced technology attachment (SATA)-based storage devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090083587A1 (en) * 2007-09-26 2009-03-26 Jien-Hau Ng Apparatus and method for selectively enabling and disabling a squelch circuit across AHCI and SATA power states

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11080186B2 (en) 2018-12-20 2021-08-03 Samsung Electronics Co., Ltd. Storage device and storage system
US11586538B2 (en) 2018-12-20 2023-02-21 Samsung Electronics Co., Ltd. Storage device and storage system

Also Published As

Publication number Publication date
CN113419620A (zh) 2021-09-21
US20140359322A1 (en) 2014-12-04
US8819462B2 (en) 2014-08-26
DE202011111114U1 (de) 2020-01-22
DE202011111117U1 (de) 2020-01-22
CN102622077A (zh) 2012-08-01
CN111580638A (zh) 2020-08-25
DE102011089875B4 (de) 2022-08-25
CN107256076A (zh) 2017-10-17
DE102011123109B3 (de) 2022-10-13
CN113419620B (zh) 2022-07-19
KR20120086542A (ko) 2012-08-03
US9377846B2 (en) 2016-06-28
JP2012155711A (ja) 2012-08-16
US20120191996A1 (en) 2012-07-26
US20150268716A1 (en) 2015-09-24
DE102011123107B3 (de) 2022-10-13
DE202011111116U1 (de) 2020-01-22
DE102011089875A1 (de) 2012-07-26
US9389676B2 (en) 2016-07-12

Similar Documents

Publication Publication Date Title
KR101747797B1 (ko) 사타 인터페이스 및 그것의 전원 관리 방법
US8683091B2 (en) Device disconnect detection
CN106209695B (zh) 给加载/存储通信协议提供低功率物理单元
US9239810B2 (en) Low power universal serial bus
US8683097B2 (en) Device connect detection
KR102151178B1 (ko) 직렬 통신 장치 및 그 방법
KR102453113B1 (ko) 대기 상태 시 전력을 절감하는 송신 회로
US11829626B2 (en) Storage device and operating method of storage device
JP6508912B2 (ja) ストレージシステム、ストレージ装置、及びストレージシステムの非信号分析方法
US10216421B2 (en) Method of operating storage device using serial interface and method of operating data processing system including the same
KR20220064786A (ko) Ufs 장치, ufs 장치의 동작 방법 및 ufs 장치를 포함하는 시스템
EP3992803A2 (en) Storage device and operating method of storage device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant