KR102453113B1 - 대기 상태 시 전력을 절감하는 송신 회로 - Google Patents

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Abstract

본 발명의 송신 회로는 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환하는 직렬 변환기, 상기 직렬 데이터에 기초하여 차동 신호들을 생성하는 드라이버, 그리고 상기 클록 신호를 상기 직렬 변환기에 제공하는 클록 버퍼를 포함하되, 대기 상태 시, 상기 클록 버퍼는 상기 클록 신호의 공급을 차단하고, 상기 직렬 변환기는 리셋 신호에 따라 상기 클록 신호와 관계없이 상기 드라이버에 의해 상기 대기 상태를 표시하는 상기 차동 신호들이 생성되도록 상기 직렬 데이터를 출력한다.

Description

대기 상태 시 전력을 절감하는 송신 회로{SIGNAL TRANSMITTING CIRCUIT REDUCING POWER AT STANDBY STATE}
본 발명은 인터페이스(Interface) 기술에 관한 것으로, 좀 더 구체적으로는 대기 상태 시 전력을 절감하는 송신 회로에 관한 것이다.
오늘날, 다양한 종류의 전자 장치들이 이용되고 있다. 전자 장치는 단독으로 고유의 기능을 수행할 수 있다. 나아가, 전자 장치는 다른 전자 장치와 신호 및 데이터를 교환하면서 고유의 기능을 수행할 수 있다. 두 전자 장치들 사이에서 신호 및 데이터를 교환하기 위해 인터페이스 기술이 이용된다. 전자 장치의 종류가 다양해짐에 따라, 인터페이스 규약(Protocol)의 종류도 다양해졌다.
예로서, MIPI(Mobile Industry Processor Interface) 연합(Alliace)은 모바일(Mobile) 장치의 인터페이싱 과정을 통일하기 위해 링크 계층(Link Layer)으로서 "UniPro"를 이용하는 인터페이스 규약을 제안하였다. UniPro는 "PHY"라고 불리는 물리 계층(Physical Layer)을 지원한다. PHY와 같은 인터페이스 회로의 물리 계층은 다른 인터페이스 회로와 신호를 교환하기 위한 송신기(Transmitter) 및 수신기(Receiver)를 포함한다.
예로서, 모바일 장치의 물리 계층은 "M-PHY" 스펙(Specification)에 의해 정의될 수 있다. M-PHY는 MIPI 연합에 의해 제안된 인터페이스 규약이다. M-PHY 스펙에 따르면, 송신기는 고속 모드 또는 저속 모드로 동작할 수 있다. 또한, 송신기는 전력 소비를 줄이기 위해 여러 가지 동작 상태를 가진다. 예를 들면, 송신기의 동작 상태는 동면(Hibernate) 상태, STALL 또는 SLEEP 상태(고속 모드 시 STALL 상태, 저속 모드 시 SLEEP 상태), 준비(Prepare) 상태 및 BURST 상태를 포함할 수 있다. 동면(Hibernate) 상태와 STALL 또는 SLEEP 상태인 경우, 송신기는 데이터를 전송하지 않고, 저전력으로 동작한다. 준비(Prepare) 상태인 경우, 송신기는 데이터를 전송하지 않지만, 일반적인 전력으로 동작한다. BURST 상태인 경우, 송신기는 데이터를 전송하고, 일반적인 전력으로 동작한다. 하지만, STALL 또는 SLEEP 상태에서 기준 클록이 여전히 송신기에 공급되고 있어서, STALL 또는 SLEEP 상태와 준비 및 BURST 상태의 소모 전력 차이가 크지 않다.
본 발명의 목적은 대기 상태 시 전력을 절감하는 송신 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 송신 회로는 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환하는 직렬 변환기, 상기 직렬 데이터에 기초하여 차동 신호들을 생성하는 드라이버, 그리고 상기 클록 신호를 상기 직렬 변환기에 제공하는 클록 버퍼를 포함하되, 대기 상태 시, 상기 클록 버퍼는 상기 클록 신호의 공급을 차단하고, 상기 직렬 변환기는 리셋 신호에 따라 상기 클록 신호와 관계없이 상기 드라이버에 의해 상기 대기 상태를 표시하는 상기 차동 신호들이 생성되도록 상기 직렬 데이터를 출력한다.
본 발명의 실시 예에 따른 송신 회로는 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환하는 직렬 변환기, 상기 직렬 데이터에 기초하여 차동 신호들을 생성하는 드라이버, 그리고 대기 상태 시 상기 직렬 변환기에 독립적으로 상기 대기 상태를 표시하는 차동 신호들을 생성하는 대기 모드 드라이버를 포함하되, 대기 상태 시, 상기 직렬 변환기는 리셋 신호에 따라 비활성화되고, 상기 대기 모드 드라이버는 상기 대기 상태를 표시하는 차동 신호들을 출력한다.
본 발명의 실시 예에 따르면, 대기 상태 시 송신 회로의 직렬 변환기를 통한 클록 신호 사용을 차단하여 전력을 절감하는 송신 회로를 제공할 수 있다.
도 1은 서로 연결된 두 전자 장치를 포함하는 전자 시스템의 구성을 나타낸 블록도이다.
도 2는 도 1의 두 전자 장치들 각각에 포함된 인터페이스 회로 사이의 연결을 나타낸 개념도이다.
도 3은 본 발명의 실시 예에 따른 송신 회로를 보여주는 블록도이다.
도 4는 도 3의 송신 회로의 동작을 예시적으로 보여주는 타이밍도이다.
도 5는 본 발명의 다른 실시 예에 따른 송신 회로를 보여주는 블록도이다.
도 6은 도 5의 송신 회로의 동작을 예시적으로 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 스토리지(Storage) 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 실시 예에 따른 임베디드 스토리지의 구성을 나타낸 블록도이다.
도 9는 본 발명의 실시 예에 따른 카드 스토리지를 포함하는 스토리지 시스템의 구성을 나타낸 블록도이다.
도 10는 본 발명의 실시 예에 따른 수신 회로를 포함하는 전자 시스템의 구성 및 본 발명의 실시 예에 따라 작동하는 인터페이스들을 나타낸 블록도이다.
전술한 특성 및 이하 상세한 설명은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항이다. 즉, 본 발명은 이와 같은 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이들 방법 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.
본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.
본 명세서에서 어떤 구성이 다른 구성과 연결된다는 언급이 있는 경우, 두 구성이 직접 연결되거나 또 다른 구성을 통해 연결될 수 있음을 의미한다. 즉, 본 명세서에서 언급되는 연결 형태는 직접적인 것은 물론 간접적인 것도 포함한다.
본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면을 통하여 본 발명의 실시 예가 설명된다.
도 1은 서로 연결된 두 전자 장치를 포함하는 전자 시스템의 구성을 나타낸 블록도이다. 전자 시스템(100)은 제 1 전자 장치(110) 및 제 2 전자 장치(120)를 포함할 수 있다. 제 1 전자 장치(110)는 제 1 인터페이스(Interface) 회로(113) 및 제 1 컨트롤러(Controller; 115)를 포함할 수 있다. 제 2 전자 장치(120)는 제 2 인터페이스 회로(123) 및 제 2 컨트롤러(125)를 포함할 수 있다. 다만, 제 1 전자 장치(110) 및 제 2 전자 장치(120) 각각은 도 1에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 도 1에 나타낸 구성은 본 발명의 이해를 돕기 위한 예시일 뿐이다.
실시 예로서, 제 1 전자 장치(110)는 호스트(Host)일 수 있다. 예로서, 전자 시스템(100)이 모바일(Mobile) 전자 시스템인 경우, 제 1 전자 장치(110)는 어플리케이션 프로세서(Application Processor)를 포함할 수 있다. 실시 예로서, 제 2 전자 장치(110)는 저장 장치일 수 있다.
그러나, 본 발명은 위 실시 예들로 한정되지 않는다. 예로서, 제 1 전자 장치(110)의 기능 및 구성은 제 2 전자 장치(120)의 기능 및 구성과 서로 바뀔 수 있다. 나아가, 제 1 전자 장치(110) 및 제 2 전자 장치(120)는 다른 종류의 전자 장치일 수 있다. 예로서, 제 1 전자 장치(110) 및 제 2 전자 장치(120) 각각은 디스플레이 장치, 이미지 센서(Image Sensor), 무선 통신 칩 등 중 하나일 수 있다. 위 실시 예들은 본 발명의 이해를 돕기 위한 예시일 뿐이다.
제 1 전자 장치(110)는 제 1 인터페이스 회로(113)를 통해 제 2 전자 장치(120)에 연결될 수 있다. 제 1 전자 장치(110)는 제 1 인터페이스 회로(113)를 통해 제 2 전자 장치(120)와 신호 및 데이터를 교환할 수 있다. 실시 예로서, 제 1 전자 장치(110)는 제 2 전자 장치(120)와 차동 신호(Differential Signal)를 교환할 수 있다.
제 1 인터페이스 회로(113)는 제 1 물리 계층(Physical Layer; PL1)을 포함할 수 있다. 제 1 물리 계층(PL1)은 제 2 전자 장치(120)와 데이터를 교환하기 위한 물리적 구성들을 포함할 수 있다. 예로서, 제 1 물리 계층(PL1)은 제 2 전자 장치(120)와 데이터를 교환하기 위한 하나 이상의 송신(Transmitting) 회로 및 하나 이상의 수신(Receiving) 회로를 포함할 수 있다.
실시 예로서, 전자 시스템(100)이 모바일 전자 시스템인 경우, 제 1 물리 계층(PL1)은 "M-PHY" 스펙(Specification)에 의해 정의될 수 있다. M-PHY는 MIPI(Mobile Industry Processor Interface) 연합(Alliace)에 의해 제안된 인터페이스 규약(Protocol)이다. 이 실시 예에서, 제 1 인터페이스 회로(113)는 데이터의 조합(Composition), 무결성(Integrity), 및 오류(Error)를 관리하는 링크 계층(Link Layer; 미도시)을 더 포함할 수 있다. 나아가, 이 실시 예에서, 제 1 인터페이스 회로(113)의 링크 계층은 물리 적응 계층(Physical Adapted Layer; 미도시)을 더 포함할 수 있다. 물리 적응 계층은 데이터의 심볼(Symbol)을 관리하거나 전력을 관리하는 등 제 1 물리 계층(PL1)을 제어할 수 있다.
다만, 본 발명은 위 실시 예들로 한정되지 않는다. 뒤에서 설명되겠지만, 본 발명은 물리 계층을 포함하는 모든 인터페이스 회로에서 채용될 수 있다. 위 실시 예들은 본 발명의 이해를 돕기 위한 예시일 뿐이다.
제 1 컨트롤러(115)는 제 1 전자 장치(110)의 전반적인 작동을 관리하고 제어할 수 있다. 특히, 제 1 컨트롤러(115)는 제 1 인터페이스 회로(113)를 통해 교환된 신호 및 데이터를 처리하고 관리할 수 있다. 제 1 컨트롤러(115)의 제어에 따라, 제 1 전자 장치(110)는 고유의 기능을 수행할 수 있다.
제 2 전자 장치(120)는 제 2 인터페이스 회로(123)를 통해 제 1 전자 장치(110)에 연결될 수 있다. 제 2 전자 장치(120)는 제 2 인터페이스 회로(123)를 통해 제 1 전자 장치(110)와 신호 및 데이터를 교환할 수 있다. 실시 예로서, 제 2 전자 장치(120)는 제 1 전자 장치(110)와 차동 신호를 교환할 수 있다.
제 2 인터페이스 회로(123)는 제 2 물리 계층(PL2)을 포함할 수 있다. 제 2 물리 계층(PL2)은 제 1 전자 장치(110)와 데이터를 교환하기 위한 물리적 구성들을 포함할 수 있다. 예로서, 제 2 물리 계층(PL2)은 제 1 전자 장치(110)와 데이터를 교환하기 위한 하나 이상의 송신 회로 및 하나 이상의 수신 회로를 포함할 수 있다.
실시 예로서, 전자 시스템(100)이 모바일 전자 시스템인 경우, 제 2 물리 계층(PL2)은 M-PHY 스펙에 의해 정의될 수 있다. 이 실시 예에서, 제 2 인터페이스 회로(123)는 링크 계층(미도시) 및 물리 적응 계층(미도시)을 더 포함할 수 있다.
제 2 컨트롤러(125)는 제 2 전자 장치(120)의 전반적인 작동을 관리하고 제어할 수 있다. 특히, 제 2 컨트롤러(125)는 제 2 인터페이스 회로(123)를 통해 교환된 신호 및 데이터를 처리하고 관리할 수 있다. 제 2 컨트롤러(125)의 제어에 따라, 제 2 전자 장치(120)는 고유의 기능을 수행할 수 있다.
실시 예로서, 제 2 전자 장치(120)가 플래시 메모리를 포함하는 저장 장치인 경우, 제 2 컨트롤러(125)는 UFS(Universal Flash Storage) 스펙에서 정의된 인터페이스 규약에 따라 작동할 수 있다. 이 실시 예에서, 제 1 전자 장치(110)가 호스트인 경우, 제 1 컨트롤러(115)는 UFSHCI(UFS Host Controller Interface) 스펙에서 정의된 인터페이스 규약에 따라 작동할 수 있다. 그러나, 본 발명은 위 실시 예들로 한정되지 않는다. 다른 실시 예로서, 제 2 전자 장치(120)가 이미지 센서인 경우, 제 2 컨트롤러(125)는 CSI(Camera Serial Interface)라고 불리는 인터페이스 규약에 따라 작동할 수 있다. 본 발명은 물리 계층을 포함하는 모든 인터페이스 회로에서 채용될 수 있고, 본 발명의 실시 예는 인터페이싱 방법에 따라 다양한 형태로 변경 또는 수정될 수 있다.
도 2는 도 1의 두 전자 장치들 각각에 포함된 인터페이스 회로 사이의 연결을 나타낸 개념도이다. 도 1 및 도 2를 참조하면, 제 1 전자 장치(110)의 제 1 물리 계층(PL1)은 적어도 하나 이상의 송신 회로(TX1) 및 수신 회로(RX2)를 포함할 수 있다. 제 2 전자 장치(120)의 제 2 물리 계층(PL2)은 적어도 하나 이상의 송신 회로(TX2) 및 수신 회로(RX1)를 포함할 수 있다.
예를 들면, 제 1 물리 계층(PL1)의 송신 회로(TX1)는 제 2 물리 계층(PL2)의 수신회로(RX1)와 두 라인(Line)들로 연결될 수 있다. 서로 연결된 송신 회로(TX1)와 수신 회로(RX1)는 하나의 레인(Lane)을 형성할 수 있다. 송신 회로(TX1)는 차동 출력단들(TXP, TXN)을 포함할 수 있다. 수신 회로(RX1)는 차동 입력단들(RXP, RXN)을 포함할 수 있다. 송신 회로(TX1)의 차동 출력단들(TXP, TXN)은 수신 회로(RX1)의 차동 입력단들(RXP, RXN)과 각각 연결될 수 있다. 차동 출력단들(TXP, TXN)의 사이 또는 차동 입력단들(RXP, RXN)의 사이에 차동 전압(Vdif1)이 생성될 수 있다. 수신 회로(RX1)는 차동 전압(Vdif1)의 값에 기초하여 송신 회로(TX1)에서 송신된 신호 또는 데이터를 인지할 수 있다. 송신 회로(TX2) 및 수신 회로(RX2)는 송신 회로(TX1) 및 수신 회로(RX1)와 동일하게 동작할 수 있다.
도 3은 본 발명의 실시 예에 따른 송신 회로를 보여주는 블록도이다. 도 3을 참조하면, 제 1 물리 계층(PL1)은 위상 고정 루프(210), 클록 스위칭 회로(220), 송신 회로(230), 수신 회로(240) 및 디지털 로직(250)을 포함할 수 있다. 도 3에서 설명의 목적으로, 하나의 송신 회로(230) 및 수신 회로(240)가 도시되었다. 하지만, 제 1 물리 계층(PL1)은 하나 이상의 송신 회로 및 수신 회로를 포함할 수 있다. 또한, 제 1 물리 계층(PL1)은 도면에 도시되지 않은 다른 구성들을 포함할 수 있다.
위상 고정 루프(210)는 송신 회로(230) 및 수신 회로(240)에 동작에 필요한 클록 신호를 제공할 수 있다. 예를 들면, 고속 모드로 동작 시 위상 고정 루프(210)는 고속 클록 신호(HS_CLK)를 생성할 수 있다.
클록 스위칭 회로(220)는 송신 회로(230) 및 수신 회로(240)에 고속 클록 신호(HS_CLK)를 공급 또는 차단할 수 있다. 예를 들면, 클록 스위칭 회로(220)는 턴 온 또는 턴 오프 가능한 버퍼들(221, 222)을 포함할 수 있다. 버퍼(221)는 송신 클록 인에이블 신호(TX_CLK_EN)에 따라 송신 회로(230)에 고속 클록 신호(HS_CLK)를 공급 또는 차단할 수 있다. 버퍼(222)는 수신 클록 인에이블 신호(RX_CLK_EN)에 따라 수신 회로(240)에 고속 클록 신호(HS_CLK)를 공급 또는 차단할 수 있다.
송신 회로(230)는 신호 및 데이터를 다른 장치의 물리 계층으로 전송할 수 있다. 예를 들면, 송신 회로(230)는 제 2 전자 장치(120)의 제 2 물리 계층(PL2)에 포함된 수신 회로로 신호 및 데이터를 전송할 수 있다. 송신 회로(230)는 직렬 변환기(231) 및 드라이버(232)를 포함할 수 있다. 직렬 변환기(231)는 고속 클록 신호(HS_CLK) 및 송신 데이터(TX_DATA)를 수신할 수 있다. 송신 데이터(TX_DATA)는 제 1 전자 장치(110)에서 전송하는 데이터로서 직렬 변환기(231)에 병렬로 입력된다. 직렬 변환기(231)는 고속 클록 신호(HS_CLK)에 기초하여 송신 데이터(TX_DATA)를 직렬 데이터 신호로 변환할 수 있다. 드라이버(232)는 직렬 데이터 신호를 수신하여 송신 모드에 따른 차동 신호(TXP/TXN)를 생성할 수 있다.
수신 회로(240)는 다른 장치의 물리 계층으로부터 신호 및 데이터를 수신할 수 있다. 예를 들면, 수신 회로(240)는 제 2 전자 장치(120)의 제 2 물리 계층(PL2)에 포함된 송신 회로로부터 신호 및 데이터를 수신할 수 있다. 수신 회로(240)는 차동 신호 검출기(241), AFE(Analog Front-Ends) 회로(242), 클록 데이터 복원(Clock Data Recovery; 이하 CDR) 회로(243) 및 병렬 변환기(244)를 포함할 수 있다. 차동 신호 검출기(241)는 다른 장치로부터 수신되는 차동 신호(RXP/RXN)를 수신하여 수신 회로(240)의 상태를 결정할 수 있다. AFE 회로(242)는 CDR 회로(243)에서 처리될 수 있도록 수신된 차동 신호(RXP/RXN)의 전압을 변경할 수 있다. CDR 회로(243)는 고속 클록 신호(HS_CLK) 및 AFE 회로(242)에 의해 변환된 차동 신호(RXP/RXN)를 수신할 수 있다. CDR 회로(243)는 고속 클록 신호(HS_CLK)에 기초하여 차동 신호(RXP/RXN)로부터 직렬 데이터를 추출할 수 있다. 병렬 변환기(244)는 고속 클록 신호(HS_CLK)에 기초하여 직렬 데이터를 병렬로 변환하여 수신 데이터(RX_DATA)를 출력할 수 있다.
디지털 로직(250)은 제 1 물리 계층(PL1)에 필요한 신호들 및 데이터를 생성할 수 있다. 예를 들면, 디지털 로직(250)은 클록 스위칭 회로(220)를 제어하는 송신 클록 인에이블 신호(TX_CLK_EN) 및 수신 클록 인에이블 신호(RX_CLK_EN)를 생성할 수 있다. 디지털 로직(250)은 직렬 변환기(231)를 제어하는 리셋 신호(RESET)를 생성할 수 있다. 디지털 로직(250)은 제 1 전자 장치(110)에서 전송하는 송신 데이터(TX_DATA)를 병렬로 직렬 변환기(231)에 제공할 수 있다. 디지털 로직(250)은 다른 장치로부터 수신된 수신 데이터(RX_DATA)를 제 1 전자 장치(110)에 포함된 다른 기능 블록들로 전달할 수 있다.
M-PHY 스펙에 따르면, 송신기는 고속 모드 또는 저속 모드로 동작할 수 있다. 또한, 송신기는 전력 소비를 줄이기 위해 여러 가지 동작 상태를 가진다. 예를 들면, 송신기의 동작 상태는 동면(Hibernate) 상태, STALL 또는 SLEEP 상태(고속 모드 시 STALL 상태, 저속 모드 시 SLEEP 상태), 및 BURST 상태를 포함할 수 있다. 동면(Hibernate) 상태와 STALL 또는 SLEEP 상태인 경우, 송신기는 데이터를 전송하지 않고, 저전력으로 동작한다. BURST 상태인 경우, 송신기는 데이터를 전송하고, 일반적인 전력으로 동작한다.
예시적으로, 송신 회로(230)는 고속 모드의 STALL 상태에서 소모 전력을 감소할 수 있다. 이하에서 STALL 상태인 경우 송신 회로(230)의 동작을 설명한다. 디지털 로직(250)은 고속 클록 신호(HS_CLK)를 차단하도록 송신 클록 인에이블 신호(TX_CLK_EN)를 생성한다. 또한, 디지털 로직(250)은 리셋 신호(RESET)를 직렬 변환기(231)에 제공할 수 있다. 직렬 변환기(231)는 리셋 신호(RESET)에 따라 고속 클록 신호(HS_CLK)와 관계없이 STALL 상태의 차동 신호(TXP/TXN)를 생성하도록 드라이버(232)를 제어한다. 따라서, STALL 상태인 경우 직렬 변환기(231)에 고속 클록 신호(HS_CLK)를 사용하지 않아 소모 전력을 감소할 수 있다. 또한, 이와 유사하게 저속 모드의 SLEEP 상태에서도 직렬 변환기(231)는 리셋 신호(RESET)에 따라 저속 클록 신호와 관계없이 STALL 상태의 차동 신호(TXP/TXN)를 생성하도록 드라이버(232)를 제어할 수 있다.
도 4는 도 3의 송신 회로의 동작을 예시적으로 보여주는 타이밍도이다. 도 3 및 도 4를 참조하면, 송신 회로(230)는 M-PHY 스펙에 따른 고속 모드에서 동작하는 것으로 가정한다. 차동 전압(Vdif)은 차동 신호들(TXP/TXN) 사이의 차이를 나타내는 값이다.
제 1 시점(t1) 이전에, 송신 회로(230)는 동면 상태를 가질 수 있다. 차동 신호(TXP)와 차동 신호(TXN)은 서로 동일한 값을 가진다. 따라서, 차동 전압(Vdif)은 DIF_Z의 값을 가질 수 있다. 이때 송신 회로(230)는 데이터를 수신하지 않고, 저전력 상태를 유지한다.
제 1 시점(t1) 및 제 2 시점(t1) 사이에, 송신 회로(230)는 STALL 상태를 가질 수 있다. 이때 송신 회로(230)는 리셋 신호(RESET)를 수신할 수 있다. 송신 회로(230)는 리셋 신호(RESET)에 따라 차동 신호(TXP)보다 더 높은 레벨을 가지는 차동 신호(TXN)을 생성할 수 있다. 따라서, 차동 전압(Vdif)은 DIF_Z보다 낮은 레벨을 가지는 DIF_N의 값을 가질 수 있다. 또한, 송신 클록 인에이블 신호(TX_CLK_EN)는 비활성화될 수 있다. 클록 버퍼(221)는 송신 클록 인에이블 신호(TX_CLK_EN)에 따라 턴 오프 될 수 있다. 따라서, 고속 클록 신호(HS_CLK)는 직렬 변환기(231)에 공급되지 않는다. 결국, 직렬 변환기(231)가 고속 클록 신호(HS_CLK)를 사용함으로 발생하는 전력 소비는 감소될 수 있다.
제 2 시점(t2) 및 제 3 시점(t3) 사이에, 송신 회로(230)는 준비 상태를 가질 수 있다. 이때 송신 회로(230)는 데이터(D1, D2, D3)를 전송하기 위한 준비를 할 수 있다.
제 3 시점(t3) 이후에, 송신 회로(230)는 BURST 상태를 가질 수 있다. 이때 송신 회로(230)는 데이터(D1, D2, D3)를 전송할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 송신 회로를 보여주는 블록도이다. 도 5를 참조하면, 제 1 물리 계층(PL1)은 위상 고정 루프(310), 클록 스위칭 회로(320), 송신 회로(330), 수신 회로(340) 및 디지털 로직(350)을 포함할 수 있다. 도 5의 제 1 물리 계층(PL1)은 도 3의 제 1 물리 계층(PL1)과 대부분 유사하게 동작할 수 있다. 따라서, 유사한 점은 설명을 생략한다. 이하에서는 도 3의 제 1 물리 계층(PL1)과의 차이점을 중심으로 설명한다. 또한, M-PHY 스펙에 따른 고속 모드의 STALL 상태인 경우로 가정하고, 송신 회로(330)의 동작을 설명한다.
도 5에서, 송신 회로(330)는 별도의 대기 모드 드라이버(333)를 포함할 수 있다. 대기 모드 드라이버(333)는 STALL 상태일 때 대기 드라이버 인에이블 신호(DIF_N_EN)를 수신할 수 있다. 대기 모드 드라이버(333)는 대기 드라이버 인에이블 신호(DIF_N_EN)에 따라 STALL 상태의 차동 신호들(TXP/TXN)을 생성할 수 있다. 이때 직렬 변환기(331)는 리셋 신호(RESET)를 수신할 수 있다. 직렬 변환기(331)는 리셋 신호(RESET)에 따라 비활성 상태로 될 수 있다.
디지털 로직(350)은 STALL 상태일 때 리셋 신호(RESET) 및 대기 드라이버 인에이블 신호(DIF_N_EN)를 생성할 수 있다. STALL 상태인 경우, 송신 회로(330)는 고속 클록 신호(HS_CLK)를 사용하지 않는 별도의 대기 모드 드라이버(333)를 통하여 차동 신호들(TXP/TXN)을 생성할 수 있다. 또한, 직렬 변환기(331)는 비활성화 상태로 설정된다. 따라서, 직렬 변환기(331)가 고속 클록 신호(HS_CLK)를 사용함으로 발생하는 전력 소비는 감소될 수 있다.
도 6은 도 5의 송신 회로의 동작을 예시적으로 보여주는 타이밍도이다. 도 5 및 도 6을 참조하면, 송신 회로(330)는 M-PHY 스펙에 따른 고속 모드에서 동작하는 것으로 가정한다. 차동 전압(Vdif)은 차동 신호들(TXP/TXN) 사이의 차이를 나타내는 값이다.
제 1 시점(t1) 이전에, 송신 회로(330)는 동면 상태를 가질 수 있다. 차동 신호(TXP)와 차동 신호(TXN)은 서로 동일한 값을 가진다. 따라서, 차동 전압(Vdif)은 DIF_Z의 값을 가질 수 있다. 이때 송신 회로(330)는 데이터를 수신하지 않고, 저전력 상태를 유지한다.
제 1 시점(t1) 및 제 2 시점(t1) 사이에, 송신 회로(330)는 STALL 상태를 가질 수 있다. 이때 송신 회로(230)는 리셋 신호(RESET)를 수신할 수 있다. 송신 회로(330)는 리셋 신호(RESET)에 따라 직렬 변환기(331)를 비활성화 시킨다. 또한, 송신 클록 인에이블 신호(TX_CLK_EN)는 비활성화될 수 있다. 클록 버퍼(321)는 송신 클록 인에이블 신호(TX_CLK_EN)에 따라 턴 오프 될 수 있다. 따라서, 고속 클록 신호(HS_CLK)는 직렬 변환기(331)에 공급되지 않는다. 결국, 직렬 변환기(331)가 고속 클록 신호(HS_CLK)를 사용함으로 발생하는 전력 소비는 감소될 수 있다. 또한, 직렬 변환기(331) 자체가 비활성화되어 전력 소비는 감소될 수 있다.
그리고 별도의 대기 모드 드라이버(333)는 대기 드라이버 인에이블 신호(DIF_N_EN)에 따라 차동 신호(TXP)보다 더 높은 레벨을 가지는 차동 신호(TXN)을 생성할 수 있다. 따라서, 차동 전압(Vdif)은 DIF_Z보다 낮은 레벨을 가지는 DIF_N의 값을 가질 수 있다.
제 2 시점(t2) 및 제 3 시점(t3) 사이에, 송신 회로(230)는 준비 상태를 가질 수 있다. 이때 송신 회로(230)는 데이터(D1, D2, D3)를 전송하기 위한 준비를 할 수 있다.
제 3 시점(t3) 이후에, 송신 회로(230)는 BURST 상태를 가질 수 있다. 이때 송신 회로(230)는 데이터(D1, D2, D3)를 전송할 수 있다.
도 7은 본 발명의 실시 예에 따른 스토리지(Storage) 시스템의 구성을 나타낸 블록도이다. 스토리지 시스템(1000)은 호스트(1010) 및 저장 장치(1020)를 포함할 수 있다.
예로서, 호스트(1010)는 도 1의 제 1 전자 장치(110)일 수 있다. 실시 예로서, 스토리지 시스템(1000)이 모바일 전자 시스템 내에 구현되는 경우, 호스트(1010)는 어플리케이션 프로세서를 포함할 수 있다.
예로서, 저장 장치(1020)는 도 1의 제 2 전자 장치(120)일 수 있다. 저장 장치(1020)는 메모리 컨트롤러(1021), 인터페이스 회로(1023), 및 불휘발성 메모리(1025)를 포함할 수 있다. 인터페이스 회로(1023)는 물리 계층(PL)을 포함할 수 있다. 그러나 저장 장치(1020)는 도 7에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 도 7에 나타낸 구성은 본 발명의 이해를 돕기 위한 예시일 뿐이다.
메모리 컨트롤러(1021)는 저장 장치(1020)의 전반적인 작동을 관리하고 제어할 수 있다. 특히, 메모리 컨트롤러(1021)는 인터페이스 회로(1023)를 통해 호스트(1010)와 교환된 데이터를 처리하고 관리할 수 있다. 메모리 컨트롤러(1021)의 제어에 따라, 저장 장치(1020)는 고유의 기능을 수행할 수 있다.
예로서, 메모리 컨트롤러(1021)는 인터페이스 회로(1023)를 통해 제공된 신호 수신 준비 명령(PREP), 동기화 명령(SYNC) 등에 따라 저장 장치(1020)를 제어할 수 있다. 다른 예로서, 메모리 컨트롤러(1021)는 인터페이스 회로(1023)를 통해 호스트(1010)로부터 제공된 데이터(DAT)를 불휘발성 메모리(1025)에 저장할 수 있다. 또는, 메모리 컨트롤러(1021)는 인터페이스 회로(1023)를 통해 불휘발성 메모리(1025)에 저장된 데이터(DAT)를 호스트(1010)로 제공할 수 있다.
실시 예로서, 메모리 컨트롤러(1021)는 UFS 인터페이스 규약에 따라 저장 장치(1020)를 제어할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다. 예로서, 메모리 컨트롤러(1021)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics) 등의 다양한 인터페이스 규약들 중 하나 이상에 따라 저장 장치(1020)를 제어할 수 있다.
본 발명의 실시 예에 따른 인터페이스 회로(1023)는 물리 계층(PL)을 포함할 수 있다. 인터페이스 회로(1023)는 물리 계층(PL)을 이용하는 인터페이스 규약에 따라 작동할 수 있다. 특히, 인터페이스 회로(1023)는 호스트(1010)로부터 차동 신호를 수신하도록 구성될 수 있다.
실시 예로서, 저장 장치(1020)가 모바일 전자 시스템 내에 구현되는 경우, 물리 계층(PL)은 M-PHY 스펙에 의해 정의될 수 있다. 그러나 본 발명은 이 실시 예로 제한되지 않는다. 물리 계층(PL)은 호스트(1010)와 데이터를 교환하기 위한 물리적 구성들(예컨대, 하나 이상의 송신 회로들 및 하나 이상의 수신 회로들)을 포함할 수 있다. 특히, 인터페이스 회로(1023)의 물리 계층(PL)에 포함되는 하나 이상의 수신 회로들 각각은 본 발명의 실시 예에 기초하여 구현될 수 있다.
좀 더 구체적으로, 인터페이스 회로(1023)의 물리 계층(PL)에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 인터페이스 회로(1023)의 물리 계층(PL)에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
불휘발성 메모리(1025)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 특히, 불휘발성 메모리(1025)는 인터페이스 회로(1023)를 통해 수신된 차동 신호에 대응하는 데이터를 저장하도록 구성될 수 있다. 불휘발성 메모리(1025)는 메모리 컨트롤러(1021)의 제어에 따라 데이터를 저장하거나 출력할 수 있다.
실시 예로서, 메모리 컨트롤러(1021), 인터페이스 회로(1023), 및 불휘발성 메모리(1025)는 모바일 전자 시스템에 임베디드(Embedded)되도록 구성되는 임베디드 스토리지에 구현될 수 있다. 다른 실시 예로서, 메모리 컨트롤러(1021), 인터페이스 회로(1023), 및 불휘발성 메모리(1025)는 모바일 전자 시스템에 연결되도록 구성되는 카드(Card) 스토리지에 구현될 수 있다. 그러나 본 발명은 위 실시 예들로 한정되지 않는다. 저장 장치(1020)는 다른 종류의 스토리지로 구현될 수 있다.
도 8은 본 발명의 실시 예에 따른 임베디드 스토리지의 구성을 나타낸 블록도이다. 본 발명의 실시 예에 따른 임베디드 스토리지(2000)는 메모리 컨트롤러(2100), 외부 입출력(Input/Output) 블록(2200), 불휘발성 메모리(2300), 및 메모리 입출력 블록(2400)을 포함할 수 있다. 그러나 도 8에 나타낸 구성은 본 발명의 이해를 돕기 위한 예시일 뿐이다. 임베디드 스토리지(2000)는 도 8에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 또는, 임베디드 스토리지(2000)는 도 8에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다.
메모리 컨트롤러(2100)는 임베디드 스토리지(2000)의 전반적인 작동을 관리하고 제어할 수 있다. 특히, 메모리 컨트롤러(2100)는 외부 입출력 블록(2200)을 통해 호스트와 교환된 데이터를 처리하고 관리할 수 있다.
예로서, 메모리 컨트롤러(2100)는 외부 입출력 블록(2200)을 통해 제공된 리셋 신호(RST), 신호 수신 준비 명령(PREP), 동기화 명령(SYNC), 클록 신호(CLK) 등에 따라 임베디드 스토리지(2000)를 제어할 수 있다. 다른 예로서, 메모리 컨트롤러(2100)는 외부 입출력 블록(2200)을 통해 호스트로부터 제공된 데이터(DIN)를 메모리 입출력 블록(2400)을 통해 불휘발성 메모리(2300)에 저장할 수 있다. 또는, 메모리 컨트롤러(2100)는 외부 입출력 블록(2200)을 통해 불휘발성 메모리(2300)에 저장된 데이터(DOUT)를 호스트로 제공할 수 있다.
실시 예로서, 메모리 컨트롤러(2100)는 UFS 인터페이스 규약에 따라 임베디드 스토리지(2000)를 제어할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다. 예로서, 메모리 컨트롤러(2100)는 USB, SCSI, PCIe, M-PCIe, ATA, PATA, SATA, SAS, IDE 등의 다양한 인터페이스 규약들 중 하나 이상에 따라 임베디드 스토리지(2000)를 제어할 수 있다.
본 발명의 실시 예에 따른 외부 입출력 블록(2200)은 외부 장치 또는 시스템과 신호 및 데이터를 교환할 수 있다. 외부 입출력 블록(2200)은 물리 계층(PL)을 포함할 수 있다. 외부 입출력 블록(2200)은 물리 계층(PL)을 이용하는 인터페이스 규약에 따라 작동할 수 있다. 실시 예로서, 외부 입출력 블록(2200)은 호스트로부터 차동 신호를 수신하도록 구성될 수 있다.
실시 예로서, 임베디드 스토리지(2000)가 모바일 전자 시스템 내에 구현되는 경우, 물리 계층(PL)은 M-PHY 스펙에 의해 정의될 수 있다. 그러나 본 발명은 이 실시 예로 제한되지 않는다. 물리 계층(PL)은 호스트와 데이터를 교환하기 위한 하나 이상의 송신 회로들(Tx) 및 하나 이상의 수신 회로들(Rx)을 포함할 수 있다. 특히, 외부 입출력 블록(2200)의 물리 계층(PL)에 포함되는 하나 이상의 수신 회로들(Rx) 각각은 본 발명의 실시 예에 기초하여 구현될 수 있다.
좀 더 구체적으로, 외부 입출력 블록(2200)의 물리 계층(PL)에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 외부 입출력 블록(2200)의 물리 계층(PL)에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
불휘발성 메모리(2300)는 임베디드 스토리지(2000)의 고유의 기능을 수행하도록 구성되는 메모리이다. 불휘발성 메모리(2300)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 특히, 불휘발성 메모리(2300)는 외부 입출력 블록(2200)을 통해 수신된 차동 신호에 대응하는 데이터를 저장하도록 구성될 수 있다. 예로서, 불휘발성 메모리(2300)는 낸드 플래시 메모리(NAND-type Flash Memory), 노어 플래시 메모리(NOR-type Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등 중 하나일 수 있다. 또는, 불휘발성 메모리(2300)는 이종의 메모리들을 함께 포함할 수 있다.
메모리 입출력 블록(2400)은 불휘발성 메모리(2300)에 대한 데이터의 쓰기 및 불휘발성 메모리(2300)로부터의 데이터의 읽기를 처리할 수 있다. 예로서, 메모리 입출력 블록(2400)은 데이터를 일시적으로 버퍼링(Buffering)하기 위한 버퍼 메모리(1420)를 포함할 수 있다. 도 8에 나타내지는 않았으나, 메모리 입출력 블록(2400)은 어드레스 디코더(Address Decoder), 감지 증폭기(Sense Amplifier) 등 데이터의 입출력에 이용되는 다른 구성 요소들을 더 포함할 수 있다.
도 9는 본 발명의 실시 예에 따른 카드 스토리지를 포함하는 스토리지 시스템의 구성을 나타낸 블록도이다. 스토리지 시스템(3000)은 호스트(3100) 및 카드 스토리지(3200)를 포함할 수 있다.
본 발명의 실시 예에 따른 호스트(3100)는 호스트 컨트롤러(3110), 호스트 인터페이스(3120), 어플리케이션(3130), 장치 드라이버(3140), 및 버퍼 메모리(3150)를 포함할 수 있다. 그러나 도 9에 나타낸 호스트(3100)의 구성은 본 발명의 이해를 돕기 위한 예시일 뿐이다. 호스트(3100)는 도 9에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 또는, 호스트(3100)는 도 9에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다.
호스트 컨트롤러(3110)는 호스트(3100)의 전반적인 작동을 관리하고 제어할 수 있다. 호스트 컨트롤러(3110)는 호스트 인터페이스(3120)를 통해 카드 스토리지(3200)와 교환된 데이터를 처리하고 관리할 수 있다. 실시 예로서, 호스트 컨트롤러(3110)는 UFSHCI 인터페이스 규약에 따라 호스트(3100)를 제어할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다.
본 발명의 실시 예에 따른 호스트 인터페이스(3120)는 카드 스토리지(3200)로 다양한 종류의 명령(예컨대, 신호 수신 준비 명령(PREP), 동기화 명령(SYNC) 등) 및 신호(예컨대, 리셋 신호(RST), 클록 신호(CLK) 등)를 제공할 수 있다. 나아가, 호스트 인터페이스(3120)는 카드 스토리지(3200)와 데이터(예컨대, 입력 데이터(DIN), 출력 데이터(DOUT) 등)를 교환할 수 있다. 호스트 인터페이스(3120)는 물리 계층(PLH)을 포함할 수 있다. 호스트 인터페이스(3120)는 물리 계층(PLH)을 이용하는 인터페이스 규약에 따라 카드 스토리지(3200)와 통신할 수 있다. 실시 예로서, 호스트 인터페이스(3120)는 카드 스토리지(3200)로 차동 신호를 송신하도록 구성될 수 있다.
실시 예로서, 스토리지 시스템(3000)이 모바일 전자 시스템 내에 구현되는 경우, 물리 계층(PLH)은 M-PHY 스펙에 의해 정의될 수 있다. 그러나, 본 발명은 이 실시 예로 제한되지 않는다. 물리 계층(PLH)은 카드 스토리지(3200)와 신호 및 데이터를 교환하기 위한 하나 이상의 송신 회로들(Tx) 및 하나 이상의 수신 회로들(Rx)을 포함할 수 있다. 특히, 호스트 인터페이스(3120)의 물리 계층(PLH)에 포함되는 하나 이상의 수신 회로들(Rx) 각각은 본 발명의 실시 예에 기초하여 구현될 수 있다.
좀 더 구체적으로, 호스트 인터페이스(3120)의 물리 계층(PL)에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 호스트 인터페이스(3120)의 물리 계층(PL)에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
어플리케이션(3130)은 호스트(3100)에서 실행되는 여러 종류의 응용 프로그램들을 관리할 수 있다. 장치 드라이버(3140)는 호스트(3100)에 연결된 주변 장치들을 관리하고 구동할 수 있다. 도 9의 실시 예에서, 장치 드라이버(3140)는 카드 스토리지(3200)를 구동할 수 있다. 어플리케이션(3130) 및 장치 드라이버(3140)는 프로그램 명령, 예컨대 펌웨어(Firmware)로 구현될 수 있다.
버퍼 메모리(3150)는 호스트(3100)에서 처리되는 데이터를 일시적으로 버퍼링할 수 있다. 예로서, 버퍼 메모리(3150)는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
본 발명의 실시 예에 따른 카드 스토리지(3200)는 메모리 컨트롤러(3210), 스토리지 인터페이스(3220), 불휘발성 메모리(3230), 및 메모리 입출력 블록(3240)을 포함할 수 있다. 그러나 도 9에 나타낸 카드 스토리지(3200)의 구성은 본 발명의 이해를 돕기 위한 예시일 뿐이다. 카드 스토리지(3200)는 도 9에 나타내지 않은 다른 구성 요소들을 더 포함할 수 있다. 또는, 카드 스토리지(3200)는 도 9에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있다.
메모리 컨트롤러(3210)는 카드 스토리지(3200)의 전반적인 작동을 관리하고 제어할 수 있다. 메모리 컨트롤러(3210)는 스토리지 인터페이스(3220)를 통해 호스트(3100)와 교환된 데이터를 처리하고 관리할 수 있다. 실시 예로서, 메모리 컨트롤러(3210)는 UFS 인터페이스 규약에 따라 카드 스토리지(3200)를 제어할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다.
예로서, 메모리 컨트롤러(3210)는 스토리지 인터페이스(3220)를 통해 호스트(3100)로부터 제공된 리셋 신호(RST), 신호 수신 준비 명령(PREP), 동기화 명령(SYNC), 클록 신호(CLK) 등에 따라 카드 스토리지(3200)를 제어할 수 있다. 다른 예로서, 메모리 컨트롤러(3210)는 스토리지 인터페이스(3220)를 통해 호스트(3100)로부터 제공된 데이터(DIN)를 메모리 입출력 블록(3240)을 통해 불휘발성 메모리(3230)에 저장할 수 있다. 또는, 메모리 컨트롤러(3210)는 스토리지 인터페이스(3220)를 통해 불휘발성 메모리(3230)에 저장된 데이터(DOUT)를 호스트(3100)로 제공할 수 있다.
본 발명의 실시 예에 따른 스토리지 인터페이스(3220)는 호스트(3100)로부터 다양한 종류의 명령(예컨대, 신호 수신 준비 명령(PREP), 동기화 명령(SYNC) 등) 및 신호(예컨대, 리셋 신호(RST), 클록 신호(CLK) 등)를 제공받을 수 있다. 나아가, 스토리지 인터페이스(3220)는 호스트(3100)와 데이터(예컨대, 입력 데이터(DIN), 출력 데이터(DOUT) 등)를 교환할 수 있다. 스토리지 인터페이스(3220)는 물리 계층(PLS)을 포함할 수 있다. 스토리지 인터페이스(3220)는 물리 계층(PLS)을 이용하는 인터페이스 규약에 따라 작동할 수 있다. 실시 예로서, 스토리지 인터페이스(3220)는 호스트(3100)로부터 차동 신호를 수신하도록 구성될 수 있다.
실시 예로서, 스토리지 시스템(3000)이 모바일 전자 시스템 내에 구현되는 경우, 물리 계층(PLS)은 M-PHY 스펙에 의해 정의될 수 있다. 그러나 본 발명은 이 실시 예로 제한되지 않는다. 물리 계층(PLS)은 호스트(3100)와 데이터를 교환하기 위한 하나 이상의 송신 회로들(Tx) 및 하나 이상의 수신 회로들(Rx)을 포함할 수 있다. 특히, 스토리지 인터페이스(3220)의 물리 계층(PLS)에 포함되는 하나 이상의 수신 회로들(Rx) 각각은 본 발명의 실시 예에 기초하여 구현될 수 있다.
좀 더 구체적으로, 스토리지 인터페이스(3220)의 물리 계층(PL)에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 스토리지 인터페이스(3220)의 물리 계층(PL)에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
불휘발성 메모리(3230)는 카드 스토리지(3200)의 고유의 기능을 수행하도록 구성되는 메모리이다. 불휘발성 메모리(3230)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 특히, 불휘발성 메모리(3230)는 외부 입출력 블록(3220)을 통해 수신된 차동 신호에 대응하는 데이터를 저장하도록 구성될 수 있다. 예로서, 불휘발성 메모리(3230)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등 중 하나일 수 있다. 또는, 불휘발성 메모리(3230)는 이종의 메모리들을 함께 포함할 수 있다.
메모리 입출력 블록(3240)은 불휘발성 메모리(3230)에 대한 데이터의 쓰기 및 불휘발성 메모리(3230)로부터의 데이터의 읽기를 처리할 수 있다. 예로서, 메모리 입출력 블록(3240)은 데이터를 일시적으로 버퍼링하기 위한 버퍼 메모리(3242)를 포함할 수 있다. 예로서, 버퍼 메모리(3242)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 도 9에 나타내지는 않았으나, 메모리 입출력 블록(3240)은 어드레스 디코더, 감지 증폭기 등 데이터의 입출력에 이용되는 다른 구성 요소들을 더 포함할 수 있다.
도 8 및 도 9에서, 본 발명의 실시 예에 기초하여 구현된 저장 장치의 구성이 설명되었다. 그러나 위에서 언급된 것과 같이, 본 발명은 물리 계층을 이용하는 모든 인터페이스 회로에서 채용될 수 있다. 도 8 및 도 9는 본 발명을 제한하기 위한 것이 아니다.
도 10는 본 발명의 실시 예에 따른 수신 회로를 포함하는 전자 시스템의 구성 및 본 발명의 실시 예에 따라 작동하는 인터페이스들을 나타낸 블록도이다. 전자 시스템(4000)은 MIPI 연합에 의해 제안된 인터페이스를 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 시스템(4000)은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태로 구현될 수 있다.
전자 시스템(4000)은 어플리케이션 프로세서(4100), 디스플레이(4220), 및 이미지 센서(4230)를 포함할 수 있다. 어플리케이션 프로세서(4100)는 DigRF 마스터(3110), DSI(Display Serial Interface) 호스트(4120), CSI(Camera Serial Interface) 호스트(4130), 및 물리 계층(4140)을 포함할 수 있다.
DSI 호스트(4120)는 DSI에 따라 디스플레이(4220)의 DSI 장치(4225)와 통신할 수 있다. 예로서, DSI 호스트(4120)에는 광 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(4225)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(4130)는 CSI에 따라 이미지 센서(4230)의 CSI 장치(4235)와 통신할 수 있다. 예로서, CSI 호스트(4130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(4235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
DSI 및 CSI는 물리 계층을 이용할 수 있다. DSI 및 CSI는 본 발명의 실시 예들을 채용할 수 있다. 예로서, DSI 호스트(4120), DSI 장치(4225), CSI 장치(4235) 및 CSI 호스트(4130) 각각의 물리 계층(PL)에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, DSI 호스트(4120), DSI 장치(4225), CSI 장치(4235) 및 CSI 호스트(4130) 각각의 물리 계층(PL)에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
전자 시스템(4000)은 어플리케이션 프로세서(4100)와 통신하는 RF(Radio Frequency) 칩(4240)을 더 포함할 수 있다. RF 칩(4240)은 물리 계층(4242), DigRF 슬레이브(4244), 및 안테나(4246)를 포함할 수 있다. 예로서, RF 칩(4240)의 물리 계층(4242)과 어플리케이션 프로세서(4100)의 물리 계층(4140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다. DigRF 인터페이스는 본 발명의 실시 예들을 채용할 수 있다. 예로서, 물리 계층(4140) 및 물리 계층(4242) 각각에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 물리 계층(4140) 및 물리 계층(4242) 각각에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
전자 시스템(4000)은 워킹 메모리(Working Memory; 3250) 및 임베디드/카드 스토리지(4255)를 더 포함할 수 있다. 워킹 메모리(4250) 및 임베디드/카드 스토리지(4255)는 어플리케이션 프로세서(4100)로부터 제공받은 데이터를 저장할 수 있다. 나아가, 워킹 메모리(4250) 및 임베디드/카드 스토리지(4255)는 저장된 데이터를 어플리케이션 프로세서(4100)로 제공할 수 있다.
워킹 메모리(4250)는 어플리케이션 프로세서(4100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(4250)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지(4255)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 실시 예로서, 임베디드/카드 스토리지(4255)는 UFS 인터페이스 규약에 따라 작동할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다. 이 실시 예에서, 임베디드/카드 스토리지(4255)의 물리 계층에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 임베디드/카드 스토리지(4255)의 물리 계층에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
전자 시스템(4000)은 Wimax(World Interoperability for Microwave Access; 4260), WLAN(Wireless Local Area Network; 4262), UWB(Ultra Wideband; 4264) 등을 통해 외부 시스템과 통신할 수 있다. 실시 예로서, WLAN(4262)의 물리 계층에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, WLAN(4262)의 물리 계층에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
전자 시스템(4000)은 음성 정보를 처리하기 위한 스피커(4270) 및 마이크(4275)를 더 포함할 수 있다. 나아가, 전자 시스템(4000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(4280)를 더 포함할 수 있다.
전자 시스템(4000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(4290)을 더 포함할 수 있다. 실시 예로서, 브릿지 칩(4290)의 물리 계층에 포함되는 송신 회로는 도 3 및 도 5에 나타낸 송신 회로(TX)의 구성을 포함할 수 있다. 도 3 내지 도 6에서 설명된 바와 같이, 브릿지 칩(4290)의 물리 계층에 포함되는 송신 회로는 M-PHY 스펙에 따른 STALL 상태에서 전력 소비 감소할 수 있다.
각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.
각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록들은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 전자 시스템
110 : 제 1 전자 장치 113 : 제 1 인터페이스 회로
115 : 제 1 컨트롤러 120 : 제 2 전자 장치
123 : 제 2 인터페이스 회로 125 : 제 2 컨트롤러
210, 310 : 위상 고정 루프
220, 230 : 클록 스위칭 회로
230, 330 : 송신 회로
240, 340 : 수신 회로
250, 350 : 디지털 로직
1000 : 스토리지 시스템 1010 : 호스트
1020 : 저장 장치 1021 : 메모리 컨트롤러
1023 : 인터페이스 회로 1025 : 불휘발성 메모리
2000 : 임베디드 스토리지 2100 : 메모리 컨트롤러
2200 : 외부 입출력 블록 2300 : 불휘발성 메모리
2400 : 메모리 입출력 블록 2420 : 버퍼 메모리
3000 : 스토리지 시스템
3100 : 호스트 3110 : 호스트 컨트롤러
3120 : 호스트 인터페이스 3130 : 어플리케이션
3140 : 장치 드라이버 3150 : 버퍼 메모리
3200 : 카드 스토리지 3210 : 메모리 컨트롤러
3220 : 스토리지 인터페이스 3230 : 불휘발성 메모리
3240 : 메모리 입출력 블록 3242 : 버퍼 메모리
4000 : 전자 시스템 4100 : 어플리케이션 프로세서
4110 : DigRF 마스터 4120 : DSI 호스트
4130 : CSI 호스트 4140 : 물리 계층
4220 : 디스플레이 4225 : DSI 장치
4230 : 이미지 센서 4235 : CSI 장치
4240 : RF 칩 4242 : 물리 계층
4244 : DigRF 슬레이브 4246 : 안테나
4250 : 워킹 메모리 4255 : 임베디드/카드 스토리지
4260 : Wimax 4262 : WLAN
4264 : UWB 4270 : 스피커
4275 : 마이크 4280 : GPS
4290 : 브릿지 칩

Claims (10)

  1. 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환하는 직렬 변환기;
    상기 직렬 데이터에 기초하여 차동 신호들을 차동 출력단들로 제공하는 제 1 드라이버;
    대기 상태 시, 상기 클록 신호를 사용하지 않고, 상기 대기 상태를 표시하는 차동 신호들을 상기 차동 출력단들로 제공하는 제 2 드라이버; 그리고
    상기 클록 신호를 상기 직렬 변환기에 제공하는 클록 버퍼를 포함하되,
    상기 대기 상태 시, 상기 클록 버퍼는 상기 클록 신호의 공급을 차단하고, 상기 직렬 변환기는 리셋 신호에 따라 비활성화되는 송신 회로.
  2. 제 1 항에 있어서,
    상기 클록 버퍼를 제어하는 송신 클록 인에이블 신호 및 상기 리셋 신호를 생성하는 디지털 로직을 더 포함하는 송신 회로.
  3. 제 2 항에 있어서,
    상기 송신 클록 인에이블 신호는 상기 대기 상태 시 비활성화되는 송신 회로.
  4. 제 2 항에 있어서,
    상기 디지털 로직은 상기 직렬 변환기에 상기 병렬 데이터를 제공하는 송신 회로.
  5. 제 1 항에 있어서,
    상기 대기 상태를 표시하는 차동 신호들은 제 1 및 제 2 차동 신호들을 포함하고, 상기 제 1 및 제 2 차동 신호들의 차이 값은 상기 대기 상태 전에 상기 제 1 드라이버에서 동일한 차동 신호들이 출력되는 경우보다 낮은 값을 가지는 송신 회로.
  6. 제 1 항에 있어서,
    상기 직렬 변환기 및 상기 제 1 및 제 2 드라이버들은 MIPI M-PHY 스펙에 기초하여 정의되는 물리 계층에 포함되는 송신 회로.
  7. 클록 신호에 기초하여 병렬 데이터를 직렬 데이터로 변환하는 직렬 변환기;
    상기 직렬 데이터에 기초하여 차동 신호들을 생성하는 드라이버; 그리고
    상기 클록 신호를 사용하지 않고, 대기 상태 시 상기 직렬 변환기에 독립적으로 상기 대기 상태를 표시하는 차동 신호들을 생성하는 대기 모드 드라이버를 포함하되,
    대기 상태 시, 상기 직렬 변환기는 리셋 신호에 따라 비활성화되고, 상기 대기 모드 드라이버는 상기 대기 상태를 표시하는 차동 신호들을 출력하는 송신 회로.
  8. 제 7 항에 있어서,
    상기 대기 모드 드라이버는 대기 드라이버 인에이블 신호에 따라 상기 드라이버와 독립적으로 동작하는 송신 회로.
  9. 제 8 항에 있어서,
    상기 대기 드라이버 인에이블 신호는 상기 대기 상태 시에 상기 대기 모드 드라이버에 의해 상기 대기 상태를 표시하는 차동 신호들이 출력되도록 활성화되는 송신 회로.
  10. 제 7 항에 있어서,
    상기 클록 신호를 상기 직렬 변환기에 제공하는 클록 버퍼를 더 포함하는 송신 회로.
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