KR20220026432A - 고속 링크 스타트업을 수행하는 스토리지 장치 및 이를 포함하는 스토리지 시스템 - Google Patents

고속 링크 스타트업을 수행하는 스토리지 장치 및 이를 포함하는 스토리지 시스템 Download PDF

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KR20220026432A
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서성호
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장성용
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Abstract

고속 링크 스타트업을 수행하는 스토리지 장치 및 이를 포함하는 스토리지 시스템이 개시된다. 스토리지 시스템은 호스트와 스토리지 장치 사이의 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신한다. 호스트는 연결된 송신 레인의 제1 시간보다 짧은 액티베이트 구간을 연결된 수신 레인으로 전송하고, 스토리지 장치는 연결된 수신 레인의 제1 시간보다 짧은 액티베이트 구간을 수신한다. 호스트와 스토리지 장치는 제1 시간보다 짧은 액티베이트 구간에 기초하여 연결된 송신 레인과 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행합니다.

Description

고속 링크 스타트업을 수행하는 스토리지 장치 및 이를 포함하는 스토리지 시스템 {Storage device for high speed link startup and storage system including the same}
본 발명은 장치들(apparatuses) 및 방법들(methods)에 관한 것으로서, 더욱 상세하게는 고속 링크 스타업을 수행하는 스토리지 장치 및 이를 포함하는 스토리지 시스템에 관한 것이다.
스토리지 시스템은 호스트와 스토리지 장치를 포함한다. 호스트와 스토리지 장치는 UFS(Universal Flash Storage), SATA(Serial ATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), eMMC(embedded Multi-Media Card) 등과 같은 다양한 표준 인터페이스를 통해 연결된다. 스토리지 시스템이 모바일 장치에 사용되는 경우, 호스트와 스토리지 장치 사이의 고속 동작이 매우 중요하며 호스트와 스토리지 장치 사이의 신속한 링크 스타트업이 요구된다.
본 발명의 목적은 호스트와 스토리지 장치 사이에서 고속 모드로 링크 스타트업을 수행할 수 있는 스토리지 장치 및 이를 포함하는 스토리지 시스템을 제공하는 데 있다.
본 발명의 실시예들에 따른 다수의 레인들을 포함하는 장치의 링크 스타트업 방법은, 상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신을 설정하는 단계; 상기 연결된 송신 레인의 라인이 네가티브 차동 라인 전압(DIF-N)을 갖는 액티베이트 구간의 길이를 제1 시간보다 짧게 설정하는 단계, 상기 연결된 송신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 상기 연결된 수신 레인으로 전송하는 단계; 상기 연결된 수신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 수신하는 단계; 및 상기 제1 시간보다 짧은 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 다수의 레인들을 통해 연결되는 제1 장치와 제2 장치 사이의 링크 스타트업 방법은, 상기 제1 장치에서 상기 다수의 레인들 중 적어도 하나의 레인의 라인을 제로 차동 라인 전압(DIF-Z)에서 네가티브 차동 라인 전압(DIF-N)으로 천이하는 단계; 상기 제2 장치에서 상기 DIF-Z 상태에서 상기 DIF-N 상태로 천이되는 레인이 있는지를 모니터링하는 단계; 모니터링 결과, 상기 제2 장치에서 상기 DIF-Z 상태에서 상기 DIF-N 상태로 천이되는 연결된 레인을 인식하는 단계; 및 상기 연결된 레인이 인식됨에 따라, 상기 제1 장치와 상기 제2 장치 사이에서 고속 모드로 링크 스타트업을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 장치는, 다수의 레인들이 연결되는 인터커넥트부를 통하여 데이터를 전송하고 수신하는 인터페이스; 상기 인터커넥트부에 포함되는 다수의 송신기들, 상기 다수의 송신기들 중 적어도 하나의 송신기는 상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신하고 상기 연결된 송신 레인의 제1 시간보다 짧은 액티베이트 구간을 상기 연결된 수신 레인으로 전송하고, 상기 액티베이트 구간에서는 상기 연결된 송신 레인의 라인이 네가티브 차동 라인 전압(DIF-N)을 갖고; 및 상기 인터커넥트부에 포함되는 다수의 수신기들을 포함하고, 상기 제1 시간보다 짧은 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행한다.
본 발명의 실시예들에 따른 장치는, 다수의 레인들이 연결되는 인터커넥트부를 통하여 데이터를 전송하고 수신하는 인터페이스; 상기 인터커넥트부에 포함되는 다수의 수신기들, 상기 다수의 수신기들 중 적어도 하나의 수신기는 상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신하고 상기 연결된 수신 레인의 제1 시간보다 짧은 액티베이트 구간을 수신하고, 상기 액티베이트 구간에서는 상기 연결된 수신 레인의 라인이 네가티브 차동 라인 전압(DIF-N)을 갖고; 및 상기 인터커넥트부에 포함되는 다수의 송신기들을 포함하고, 상기 제1 시간보다 짧은 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행하는 장치.
본 발명의 실시예들에 따른 장치는, 다수의 레인들이 연결되는 인터커넥트부를 포함하는 인터페이스, 상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신하고; 상기 인터커넥트부에 포함되는 다수의 수신기들, 상기 다수의 수신기들은 상기 다수의 레인들 중 연결된 수신 레인이 있는지를 모니터링하고, 모니터링 결과, 상기 연결된 수신 레인이 있음을 인식하고, 상기 연결된 수신 레인은 상기 연결된 수신 레인의 라인이 차동 라인 전압(DIF-Z)에서 네가티브 차동 라인 전압(DIF-N)으로 천이하고; 및 상기 인터커넥트부에 포함되는 다수의 송신기들을 포함하고, 상기 연결된 수신 레인이 인식됨에 따라, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행한다.
본 발명의 실시예에 따르면, 호스트와 스토리지 장치 사이의 다수의 레인들 중 연결된 레인의 액티베이트 구간의 길이에 기초하여 적응적으로 고속 모드로 링크 스타트업을 수행함에 따라 호스트와 스토리지 장치는 신속하게 링크업 될 수 있으므로. 스토리지 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2는 도 1의 호스트와 스토리지 장치 사이의 인터페이스를 설명하는 도면이다.
도 3은 도 2의 라인 상태를 설명하는 도면이다.
도 4는 본 발명의 실시예들에 따른 라인의 액티베이트 구간 길이에 따른 상태 다이어그램을 보여주는 도면이다.
도 5는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다.
도 6은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다.
도 7은 도 5 및 도 6의 링크 스타트업 시퀀스를 설명하는 흐름도이다.
도 8은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다.
도 9는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다.
도 10은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도들이다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 UFS 시스템에 대해 설명하기 위한 도면이다.
도 14a 내지 14c는 UFS 카드의 폼 팩터에 대해 설명하기 위한 도면들이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다.
도 17은 도 16의 메모리 장치를 나타내는 예시적인 블록도이다.
도 18은 본 발명의 일 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시예에 따른 UFS 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 1을 참조하면, 스토리지 시스템(10)은 호스트(20)와 스토리지 장치(30)를 포함할 수 있다. 호스트(20)와 스토리지 장치(30)는 UFS(Universal Flash Storage) 스펙(specification)에서 정의된 인터페이스 규약에 따라 연결될 수 있고, 이에 따라, 스토리지 장치(30)는 UFS 스토리지 장치일 수 있고, 호스트(20)는 UFS 호스트일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 스토리지 장치(30)와 호스트(20)는 다양한 표준 인터페이스들에 따라 연결될 수 있다.
호스트(20)는 스토리지 장치(30)에 대한 데이터 처리 동작, 예를 들어, 데이터 독출 동작 또는 데이터 기입 동작 등을 제어할 수 있다. 호스트(20)는 CPU(Central Processing Unit), 프로세서, 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있다. 호스트(20)는 운영 체제(operating system, OS) 및/또는 다양한 응용 프로그램(application)을 수행할 수 있다. 일 실시예에서, 스토리지 시스템(10)은 모바일 장치에 포함될 수 있고, 호스트(20)는 어플리케이션 프로세서(AP)로 구현될 수 있다. 일 실시예에서, 호스트(20)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 전자 장치에 내장될 수 있다.
본 실시예에서, 호스트(20)는 인터커넥트부(22) 및 호스트 콘트롤러(24)를 포함할 수 있다. 인터커넥트부(22)는 호스트(20)와 스토리지 장치(30) 사이의 인터페이스(40)를 제공할 수 있다. 인터커넥트부(22)는 물리 계층(physical layer) 및 링크 계층(link layer)을 포함할 수 있다. 인터커넥트부(22)의 물리 계층은 스토리지 장치(30)와 데이터를 교환(exchange)하기 위한 물리적 구성들을 포함할 수 있고, 적어도 하나의 송신기(transmitter: TX) 및 적어도 하나의 수신기(receiver: RX) 등을 포함할 수 있다. 호스트(20)의 인터커넥트부(22)는 예컨대, 4개의 송신기들(TX1-TX4)을 포함하고 4개의 수신기들(RX1-RX4)을 포함할 수 있다. 인터커넥트부(22)의 링크 계층은 데이터의 전송 및 조합(Composition)을 관리할 수 있고, 데이터의 무결성(Integrity) 및 오류(Error)를 관리할 수도 있다.
스토리지 장치(30)는 인터커넥트부(32), 스토리지 콘트롤러(34) 및 비휘발성 메모리(36)를 포함할 수 있다. 스토리지 콘트롤러(34)는 호스트(20)로부터의 기입 요청에 응답하여 비휘발성 메모리(36)에 데이터를 기입하도록 비휘발성 메모리(36)를 제어하거나, 또는 호스트(20)로부터의 독출 요청에 응답하여 비휘발성 메모리(36)에 저장된 데이터를 독출하도록 비휘발성 메모리(36)를 제어할 수 있다.
인터커넥트부(32)는 스토리지 장치(30)와 호스트(20) 사이의 인터페이스(40)를 제공할 수 있다. 예를 들어, 인터커넥트부(32)는 물리 계층 및 링크 계층을 포함할 수 있다. 인터커넥트부(32)의 물리 계층은 호스트(20)와 데이터를 교환하기 위한 물리적 구성들을 포함할 수 있고, 적어도 하나의 수신기(RX) 및 적어도 하나의 송신기(TX) 등을 포함할 수 있다. 스토리지 장치(30)의 인터커넥트부(32)는 예컨대, 4개의 수신기들(RX1-RX4)을 포함하고 4개의 송신기들(TX1-TX4)을 포함할 수 있다. 인터커넥트부(32)의 링크 계층은 데이터의 전송 및 조합을 관리할 수 있고, 데이터의 무결성 및 오류를 관리할 수도 있다.
일 실시예에서, 스토리지 시스템(10)이 모바일 장치인 경우, 인터커넥트부들(22, 32)의 물리 계층들은 "M-PHY" 스펙에 의해 정의될 수 있고, 링크 계층들은 "UniPro" 스펙에 의해 정의될 수 있다. M-PHY 및 UniPro는 MIPI(Mobile Industry Processor Interface) 연합(Alliance)에 의해 제안된 인터페이스 규약이다. 인터커넥트부들(22, 32)의 링크 계층들은 물리 적응 계층(Physical Adapted Layer)을 각각 포함할 수 있는데, 물리 적응 계층은 데이터의 심볼을 관리하거나 전력을 관리하는 등 물리 계층들을 제어할 수 있다.
호스트(20)의 인터커넥트부(22)에 포함된 송신기(TX)와 스토리지 장치(30)의 인터커넥트부(32)에 포함된 수신기(RX)는, 도 2에 도시된 바와 같이, 하나의 레인(lane)을 형성할 수 있다. 또한, 스토리지 장치(30)의 인터커넥트부(32)에 포함된 송신기(TX)와 호스트(20)의 인터커넥트부(22)에 포함된 수신기(RX)도 하나의 레인(lane)을 형성할 수 있다. 본 실시예에서는 호스트(20)의 인터커넥트부(22)에 포함된 송신기들(TX1-TX4) 및 수신기들(RX1-RX4)의 개수가 스토리지 장치(30)의 인터커넥트부(32)에 포함된 수신기들(RX1-RX4) 및 송신기들(TX1-TX4)의 개수와 동일한 것으로 보여준다. 예시적인 실시예들에 따라, 호스트(20)의 인터커넥트부(22)에 포함된 송신기 및 수신기의 개수는 스토리지 장치(30)의 인터커넥트부(32)에 포함된 송신기 및 수신기의 개수와 다를 수 있다. 또한, 호스트(20)의 성능(capability)은 스토리지 장치(30)의 성능과 다를 수 있다.
호스트(20) 및 스토리지 장치(30)는 물리적으로 연결된 레인을 인식하고 상대방 장치의 정보를 제공받기 위한 처리, 예컨대 링크 스타업과 같은 처리를 수행할 수 있다. 호스트(20) 및 스토리지 장치(30)는 데이터를 교환하기 전에, 링크 스타트업(link startup) 시퀀스를 수행할 수 있다. 링크 스타트업 시퀀스를 수행함으로써, 호스트(20)와 스토리지 장치(30)는 송신기 및 수신기의 개수에 관한 정보, 물리적으로 연결된 레인에 관한 정보, 상대방 장치의 성능 등에 관한 정보 등을 서로 교환하고 인식할 수 있다. 링크 스타트업 시퀀스 수행이 완료된 후, 호스트(20)와 스토리지 장치(30)는 서로 안정적으로 데이터를 상호 교환할 수 있는 링크업 상태(linkup state)로 설정될 수 있다.
링크 스타트업 시퀀스는 스토리지 시스템(10)이 처음 사용될 때 수행되는 초기화(initialization) 동작 또는 스토리지 시스템(10)의 부팅(booting) 동작 중에 수행될 수 있다. 나아가, 링크 스타트업 시퀀스는 링크업 상태의 오류를 복구(recovery)하는 동작 중에도 수행될 수 있다. 그런데, 링크 스타트업 시퀀스는 호스트(20)와 스토리지 장치(30)에 관한 많은 정보의 교환을 요구하므로, 링크 스타트업 시퀀스를 수행하는데에 긴 시간이 소요될 수 있다. 특히, 스토리지 장치(30)가 저속 모드로 링크 스타트업 시퀀스를 수행하면, 링크 스타트업 동작에 소요되는 시간이 더욱 길 수 있다. 긴 시간이 소요되는 링크 스타트업 동작은 스토리지 시스템(10)의 성능을 저하시킬 수 있다.
호스트 콘트롤러(24)는 인터커넥트부(22)에 포함되는 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신을 수행하도록 제어할 수 있다. 호스트 콘트롤러(24)는 연결된 송신 레인의 제1 시간보다 짧은 액티베이트 구간을 발행하고 호스트(20)가 고속 모드로 진입하도록 제어할 수 있다. 호스트 콘트롤러(24)는 연결된 송신 레인을 통해 제1 시간보다 긴 액티베이트 구간을 발행하고 호스트(20)가 저속 모드로 진입하도록 제어할 수 있다. 이에 따라, 호스트(20)는 고속 모드 또는 저속 모드로 호스트(20)와 스토리지 장치(30) 사이의 링크 스타트업을 수행할 수 있다.
스토리지 콘트롤러(34)는 인터커넥트부(32)에 포함되는 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신을 수행할 수 있다. 스토리지 콘트롤러(34)는 연결된 수신 레인을 통해 제1 시간보다 짧은 액티베이트 구간에 기초하여 고속 모드로 진입하도록 제어하고, 연결된 수신 레인의 제1 시간보다 긴 액티베이트 구간에 기초하여 저속 모드로 진입하도록 제어할 수 있다. 이에 따라, 스토리지 장치(30)는 고속 모드 또는 저속 모드로 호스트(20)와 스토리지 장치(30) 사이의 링크 스타트업을 수행할 수 있다.
비휘발성 메모리(36)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 일 실시예에서, 복수의 메모리 셀들은 낸드(NAND) 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일부 실시예들에서, 스토리지 장치(30)는 디램리스(DRAMless) 장치로 구현될 수 있고, 디램리스 장치는 DRAM 캐시를 포함하지 않는 장치를 지칭할 수 있다. 이때, 스토리지 콘트롤러(34)는 DRAM 컨트롤러를 포함하지 않을 수 있다. 예를 들어, 스토리지 장치(30)는 비휘발성 메모리(36)의 일부 영역을 버퍼 메모리로 이용할 수 있다.
일부 실시예들에서, 스토리지 장치(30)는 전자 장치에 내장되는(embedded) 내장(internal) 메모리일 수 있다. 예를 들어, 스토리지 장치(30)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 스토리지 장치(30)는 비휘발성 메모리(예를 들면, OTPROM(One Time Programmable ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), Mask ROM, Flash ROM 등)일 수 있다. 일부 실시예들에서, 스토리지 장치(30)는 전자 장치에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(30)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 Memory Stick 중 적어도 하나를 포함할 수 있다.
스토리지 시스템(10)은 예를 들어, PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book) 등과 같은 전자 장치로 구현될 수 있다. 또한, 스토리지 시스템(10)은 예를 들어, 손목 시계 또는 HMD(Head-Mounted Display)와 같은 웨어러블 기기(Wearable device) 등과 같은 다양한 유형의 전자 장치로 구현될 수도 있다.
도 2는 도 1의 호스트(20)와 스토리지 장치(30) 사이의 인터페이스(40)를 설명하는 도면(diagram)이다. 도 2의 인터페이스(40)에서 레인(LANE), 라인(LINE) 및 링크(LINK)에 대한 개념이 설명된다. 이하, 설명의 편의를 위하여, 도 1의 인터커넥트부들(22, 32)에 포함되는 복수의 송신기들 및 수신기들 중 대표적으로 호스트(20)의 인터커넥트부(22)의 송신기(TX1)와 스토리지 장치(30)의 인터커넥트부(22)의 수신기(RX1)에 대하여 설명된다.
도 2를 참조하면, 인터페이스(40)는 복수의 레인들(LANEs)을 지원할 수 있다. 각 레인(LANE)은 단방향(unidirectional), 싱글-시그널(single-signal), 정보를 실어나르는 전송 채널(transmission channel)이다. 레인(LANE)은 송신기(TX1), 수신기(RX1) 그리고 송신기(TX1)와 수신기(RX1) 사이를 포인트-투-포인트 인터컨넥트하는 라인(LINE)으로 구성될 수 있다. 송신기(TX1) 또는 수신기(RX1)는 2개 시그널링 핀들(PINs)에 부합하는 하나의 차동 출력 또는 입력 라인 인터페이스를 갖는다. 핀들(PINs)은 개별적으로 차동 신호의 포지티브 노드를 나타내는 DP 및 차동 신호의 네가티브 노드를 나타내는 DN으로 표시된다. 핀들(PINs)의 DP 및 DN 각각에는 송신기(TX1) 핀 또는 수신기(RX1) 핀임을 나타내기 위한 선택적 접두사 TX 또는 RX가 표시될 수 있다. 라인(LINE)은 송신기(TX1) 및 수신기(RX1)의 핀들(PINs)을 연결하는 2개의 차동적으로 라우팅된 와이어들로 구성된다. 이들 와이어들이 전송 라인들이다.
인터페이스(40)는 각 방향으로 적어도 하나의 레인(LANE)을 포함한다. 각 방향의 레인들(LANEs)의 수는 대칭적일 필요가 없다. 링크(LINK)는 각 방향으로 하나 이상의 레인들(LANEs)과 양방향 데이터 전송 기능을 제공하는 레인 관리부들(21, 32)를 포함할 수 있다. 도 2에는 레인 관리부들(21, 32)과 콘트롤러들(24, 34)이 개별적으로 분리되는 것으로 도시되어 있으나, 이에 한정되지 않고, 콘트롤러들(24, 34)에 레인 관리부들(21, 32)이 포함될 수 있다.
도 3은 도 2의 라인(LINE) 상태를 설명하는 도면이다.
도 2 및 도 3을 참조하면, 라인(LINE)은 거의 제로 차동 라인 전압을 갖는 DIF-Z 상태 또는 네가티브 차동 라인 전압을 갖는 DIF-N 상태를 가질 수 있다. 또는, 라인(LINE)은 도3 에 도시되지 않지만, 포지티브 차동 라인 전압을 갖는 DIF-P 상태, 하이 임피던스 상태를 나타내는 DIF-Q 상태, DIF-N 또는 DIF-P도 아닌 DIF-X 상태 중 어느 하나의 상태를 가질 수 있다. 여기서, 차동 라인 전압이란 포지티브 노드에 연결된 라인의 전압에서 네가티브 노드에 연결된 라인의 전압을 뺀 값으로 정의될 수 있다.
송신기(TX1)와 수신기(RX1) 사이의 라인(LINE)에서, 송신기(TX1)가 초저전력의 파워 세이빙 상태인 하이버네이션 상태(이하, "HIBERN8 상태"라 칭함)에 있는 동안, 수신기(RX1)는 라인(LINE)을 DIF-Z 상태를 유지할 수 있다. T1 시점에서부터 T2 시점까지의 DIF-Z 상태 동안, 라인(LINE)은 HIBERN8 상태에 있다. T1 시점과 T2 시점 사이 시간은 하이버네이션 구간(THIBERN8)으로 칭한다.
T2 시점에서, 송신기(TX1)는 HIBERN8 상태 탈출을 신호하기 위해 라인(LINE)을 DIF-N 상태로 천이할 수 있다. 이 때, 수신기(RX1)에서는 라인(LINE)의 DIF-N 상태를 검출하고, 송신기(TX1)와 수신기(RX1) 양측의 링크(LINK)가 사용될 준비를 할 것이고(operational) 탈출된 HIBERN8 상태를 가질 것이라는 것을 인식할 수 있다. 라인(LINE)이 DIF-N 상태인 T2 시점과 T3 시점 사이 시간은 액티베이트 구간(TACTIVATE)으로 칭한다. 일 실시예에서, 액티베이트 구간(TACTIVATE)의 길이는 약 0.9ms 보다 작을 수 있다. 일 실시예에서, 액티베이트 구간(TACTIVATE)의 길이는 약 0.9ms 이상일 수 있다.
예시적으로, 라인(LINE)의 액티베이트 구간(TACTIVATE)의 길이가 0.9ms 보다 작으면, 송신기(TX1) 및 수신기(RX1)는 고속 모드(HS-MODE)로 진입하고 송신기(TX1)와 수신기(RX1) 양측의 링크(LINK)는 고속 모드(HS-MODE)로 링크 스타트업 동작을 수행할 수 있다. 라인(LINE)의 액티베이트 구간(TACTIVATE)의 길이가 0.9ms 이상이면, 송신기(TX1) 및 수신기(RX1)는 저속 모드(LS-MODE)로 진입하고 송신기(TX1)와 수신기(RX1) 양측의 링크(LINK)는 저속 모드(LS-MODE)로 링크 스타트업 동작을 수행할 수 있다. 저속 모드(LS-MODE)는 PWM(Pulse Width Modulation) 모드에 대응할 수 있다. 링크 스타트업 동작은 도 7을 참조하여 후술하기로 한다.
도 4는 본 발명의 실시예들에 따른 라인(LINE)의 액티베이트 구간(TACTIVATE) 길이에 따른 상태 다이어그램을 보여주는 도면이다.
도 2, 도 3 및 도 4를 참조하면, 라인(LINE)의 액티베이트 구간(TACTIVATE)의 길이가 0.9ms 보다 작으면, 송신기(TX1) 및 수신기(RX1)는 HIBERN8 상태(41)에서 고속 모드 상태(45)로 전이할 수 있다. 라인(LINE)의 액티베이트 구간(TACTIVATE)의 길이가 0.9ms 이상이면, 송신기(TX1) 및 수신기(RX1)는 HIBERN8 상태(41)에서 저속 모드 상태(43)로 전이할 수 있다.
도 5는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다. 도 5에서는 도 1의 스토리지 시스템(10)에서 호스트(20)의 동작을 설명한다.
도 1, 도 2 및 도 5를 참조하면, 단계 S510에서, 호스트(20)는 HIBERN8 상태를 탈출할 수 있다. 호스트(20)는 복수의 레인들(LANEs) 중 연결된 레인(LANE)의 라인(LINE)을 DIF-N 상태로 천이시키고 HIBERN8 상태를 탈출할 수 있다. 연결된 레인(LANE)은 복수의 레인들(LANEs) 중에서 이용 가능한 레인(LANE)을 의미한다.
단계 S520에서, 호스트(20)는 연결된 레인(LANE)의 라인(LINE)이 DIF-N 상태인 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS)보다 짧은지 판단할 수 있다. 제1 시간(THS)는 예컨대, 0.9ms 일 수 있다. 예시적인 실시예에 따라, 제1 시간(THS)은 0.9ms 과 다르게 설정될 수 있다. 예컨대, 제1 시간(THS)은 0.9ms 보다 작은 값을 가질 수도 있고, 0.9ms 보다 큰 값(예, 1.6ms)을 가질 수도 있다.
단계 S520의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS) 보다 짧으면 단계 S550으로 이동하고, 단계 S550에서 호스트(20)는 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
단계 S520의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS) 이상으로 길면 단계 S530으로 이동하고, 단계 S530에서 호스트(20)는 저속 모드(LS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
도 6은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다. 도 6에서는 도 1의 스토리지 시스템(10)에서 스토리지 장치(30)의 동작을 설명한다.
도 1, 도 2 및 도 6을 참조하면, 단계 620에서, 스토리지 장치(30)는 연결된 레인(LANE)의 라인(LINE)이 DIF-N 상태인 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS)보다 짧은지 판단할 수 있다. 라인(LINE)은 단계 620 이전에, DIF-N 상태가 아닌, 예컨대, DIF-Z 상태에 있을 수 있다. 제1 시간(THS)는 예컨대, 0.9ms 일 수 있다. 예시적인 실시예에 따라, 제1 시간(THS)은 0.9ms 과 다르게 설정될 수 있다. 예컨대, 제1 시간(THS)은 0.9ms 보다 작은 값을 가질 수도 있고, 0.9ms 보다 큰 값(예, 1.6ms)을 가질 수도 있다.
단계 S620의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS) 이상으로 길면 단계 S625와 단계 S630으로 이동할 수 있다. 스토리지 장치(30)는 단계 S625에서 HIBERN8 상태를 탈출한 후, 단계 S630에서 저속 모드(LS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
단계 S620의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(Ths) 보다 짧으면 단계 S640와 단계 S650으로 이동한다. 단계 S640에서 스토리지 장치(30)는 HIBERN8 상태를 탈출할 수 있다. 이 때, 스토리지 장치(30)는 앞서 도 5의 단계 S510에서 호스트(20)가 HIBERN8 상태 탈출을 시그널링하기 위해 천이시킨 라인(LINE)의 DIF-N 상태를 검출하고 HIBERN8 상태를 탈출할 수 있다. 단계 S650에서 스토리지 장치(30)는 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
도 7은 도 5 및 도 6의 링크 스타트업 시퀀스(LSS)를 설명하는 흐름도이다. 도 7의 링크 스타트업 시퀀스(LSS)는 연결된 레인들(LANEs), 즉 이용 가능한 레인들(LANEs)에서 양방향으로 초기 링크 통신을 설정하기 위한 UniPro 트리거 이벤트들을 교환하는 멀티-단계 핸드셰이크(multi-phase handskake) 방식으로 수행된다.
도 1, 도 2 및 도 7을 참조하면, 단계 S710에서, 호스트(20)는 라인 리셋(LINE-RESET)을 생성하고, 연결된 레인들(LANEs)의 송신기들(TXs)을 리셋하고, 송신기들(TXs)이 리셋되었음을 나타내는 정보를 전송할 수 있다. 스토리지 장치(30)는 라인 리셋(LINE-RESET)을 수신하고 연결된 레인들(LANEs)의 수신기들(RXs)을 리셋하고, 수신기들(RXs)이 리셋되었음을 나타내는 정보를 전송할 수 있다. 라인 리셋(LINE-RESET)은 인터커넥트부들(22, 32)의 물리 계층들의 모든 속성들(Attributes)을 디폴트 값으로 리셋 또는 클리어하도록 구성될 수 있다. 호스트(20)와 스토리지 장치(30)는 라인 리셋(LINE-RESET) 정보를 서로 교환할 수 있다. 단계 S710은 라인 리셋 단계(S710)로 지칭될 수 있다. 라인 리셋 단계(S710)가 수행된 후, 링크 스타트업 시퀀스(LSS)가 시작될 수 있다.
링크 스타트업 시퀀스(LSS)는 소정의 단계들(phases)로 정의될 수 있다. 링크 스타트업 시퀀스(LSS)는 각 단계 마다 트리거 이벤트를 사용하고, 각 트리거 이벤트는 여러 번 전송될 수 있다.
링크 스타트업 시퀀스(LSS)의 제1 단계(S720)에서, 링크 스타트업 시퀀스(LSS)는 연결된 레인들(LANEs)을 발견할 수 있다. 이를 위하여, 호스트(20)는 모든 송신 레인들(LANEs)을 통해 제1 트리거 이벤트(TRG_UPR0)를 발송할 수 있다. 호스트(20)는 스토리지 장치(30)에 연결된 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제1 트리거 이벤트(TRG_UPR0) 메시지를 수신할 때까지 계속해서 제1 트리거 이벤트(TRG_UPR0)를 전송할 수 있다. 호스트(20)에서 발송되는 제1 트리거 이벤트(TRG_UPR0)에는 해당 트리거가 전송되는 호스트(20)의 송신 레인(LANE)의 물리적 레인 번호를 포함할 수 있다.
그리고, 제1 단계(S720)에서, 스토리지 장치(30)는 모든 송신 레인들(LANEs)을 통해 제1 트리거 이벤트(TRG_UPR0)를 발송할 수 있다. 스토리지 장치(30)는 호스트(20)에 연결된 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제1 트리거 이벤트(TRG_UPR0) 메시지를 수신할 때까지 계속해서 제1 트리거 이벤트(TRG_UPR0)를 전송할 수 있다. 스토리지 장치(30)에서 발송되는 제1 트리거 이벤트(TRG_UPR0)에는 해당 트리거가 전송되는 스토리지 장치(30)의 송신 레인(LANE)의 물리적 레인 번호를 포함할 수 있다.
링크 스타트업 시퀀스(LSS)의 제2 단계(S730)에서, 링크 스타트업 시퀀스(LSS)는 데이터 레인을 재정비(realignment) 할 수 있다. 이를 위하여, 호스트(20)는 모든 송신 레인들(LANEs)을 통해 제2 트리거 이벤트(TRG_UPR1)를 발송할 수 있다. 호스트(20)는 스토리지 장치(30)에 연결된 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제2 트리거 이벤트(TRG_UPR1) 메시지를 수신할 때까지 계속해서 제2 트리거 이벤트(TRG_UPR1)를 전송할 수 있다. 호스트(20)에서 발송되는 제2 트리거 이벤트(TRG_UPR1)에는 호스트(20)에 연결된 송신 레인들(LANEs)에 관한 정보를 포함할 수 있다.
그리고, 제2 단계(S730)에서, 스토리지 장치(30)는 모든 송신 레인들(LANEs)을 통해 제2 트리거 이벤트(TRG_UPR1)를 발송할 수 있다. 스토리지 장치(30)는 호스트(20)에 연결된 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제2 트리거 이벤트(TRG_UPR1) 메시지를 수신할 때까지 계속해서 제2 트리거 이벤트(TRG_UPR1)를 전송할 수 있다. 스토리지 장치(30)에서 발송되는 제2 트리거 이벤트(TRG_UPR1)에는 스토리지 장치(30)에 연결된 송신 레인들(LANEs)에 관한 정보를 포함할 수 있다.
링크 스타트업 시퀀스(LSS)의 제3 단계(S740)에서, 링크 스타트업 시퀀스(LSS)는 호스트(20)와 스토리지 장치(30) 사이에 연결된 레인들(LANEs), 즉 이용 가능한 레인들(LANEs)이 얼마나 많이 있는지를 인터커넥트부들(22, 32)의 물리 계층들의 속성들에 반영할 수 있다. 이를 위하여, 호스트(20)는 연결된 송신 레인들(LANEs), 즉 이용 가능한 송신 레인들(LANEs)을 통해 제3 트리거 이벤트(TRG_UPR2)를 발송할 수 있다. 호스트(20)는 스토리지 장치(30)에 연결된 수신 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제3 트리거 이벤트(TRG_UPR2) 메시지를 수신할 때까지 계속해서 제3 트리거 이벤트(TRG_UPR2)를 전송할 수 있다. 호스트(20)에서 발송되는 제3 트리거 이벤트(TRG_UPR2)에는 호스트(20)에 연결된 송신 레인들(LANEs)에 관한 논리적 레인 번호들을 포함할 수 있다.
그리고, 제3 단계(S740)에서, 스토리지 장치(30)는 연결된 송신 레인들(LANEs), 즉 이용 가능한 송신 레인들(LANEs)을 통해 제3 트리거 이벤트(TRG_UPR2)를 발송할 수 있다. 스토리지 장치(30)는 호스트(20)에 연결된 수신 레인들(LANEs), 즉 이용 가능한 수신 레인들(LANEs)이 제3 트리거 이벤트(TRG_UPR2) 메시지를 수신할 때까지 계속해서 제3 트리거 이벤트(TRG_UPR2)를 전송할 수 있다. 스토리지 장치(30)에서 발송되는 제3 트리거 이벤트(TRG_UPR2)에는 스토리지 장치(30)에 연결된 송신 레인들(LANEs)에 관한 논리적 레인 번호들을 포함할 수 있다.
링크 스타트업 시퀀스(LSS)의 제3 단계(S740)가 수행됨에 따라, 호스트(20)와 스토리지 장치(30)는 이용 가능한 레인들(LANEs)에 관한 일치된 논리적 레인 번호들을 가질 수 있다. 이 시점에서, 호스트(20)와 스토리지 장치(30)는 링크 스타트업 시퀀스(LSS)를 종료하고 성능 교환(capability exchange)을 수행할 수 있다.
단계 S750에서, 호스트(20)와 스토리지 장치(30)는 인터커넥트부들(22, 32)의 아키텍쳐 요건들을 통신하기 위하여 상대방 장치의 성능(CAP)에 관한 정보를 서로 교환하고 인식할 수 있다. 인터커넥트부들(22, 32)의 아키텍쳐 요건들은 예컨대, 밴드위스, 타이머들, 속도 기어(gear), 터미네이션/언터미네이션(termination/untermination), 스크램블링 등을 포함할 수 있다. 단계 S750는 성능 교환 단계(S750)로 지칭될 수 있다. 성능 교환 단계(S750)를 수행함에 따라, 상대방 장치의 성능(CAP)에 관한 정보가 인터커넥트부들(22, 32)에 수집되고 수집된 성능(CAP) 정보에 따라 인터커넥트부들(22, 32)의 물리 계층들의 속성들이 셋팅될 수 있다.
단계 S760에서, 호스트(20)와 스토리지 장치(30)는 신뢰할 수 있는 데이터 링크를 제공하기 위하여 콘트롤 프레임(AFC)을 서로 교환할 수 있다. 이를 위하여, 호스트(20)와 스토리지 장치(30)는 상대방 장치에게 초기 데이터 프레임을 전송(sent)할 수 있는데, 데이터 프레임을 수신한 장치가 데이터 프레임을 전송한 장치에게 콘트롤 프레임(AFC)을 반송(send back)할 수 있다. 콘트롤 프레임(AFC)은 데이터 프레임과 다르게 구성될 수 있고, 전송 장치에게 정확히 수신되었음을 인식시키기 위해, 그리고 사용 가능한 데이터 링크 레이어의 버퍼 스페이스를 알려주기 위해 사용될 수 있다.
도 8은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다. 도 8에서는 도 1의 스토리지 시스템(10)에서 호스트(20) 및 스토리지 장치(30)의 동작들을 설명한다.
도 8을 참조하면, 단계 S810에서, 호스트(20)는 HIBERN8 상태를 탈출할 수 있다. 호스트(20)는 복수의 레인들(LANEs) 중 연결된 송신 레인(LANE)의 라인(LINE)을 DIF-N 상태로 천이시키고 HIBERN8 상태를 탈출할 수 있다.
단계 S820에서, 호스트(20)는 연결된 송신 레인(LANE)의 라인(LINE)이 DIF-N 상태인 액티베이트 구간(TACTIVATE)의 길이를 제1 시간(THS)보다 짧게 발행할 수 있다. 호스트(20)는 연결된 송신 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이를 제1 시간(THS)보다 짧게 발행한 후, 고속 모드(HS-MODE)로 진입할 수 있다. 제1 시간(THS)는 예컨대, 0.9ms 일 수 있다. 예시적인 실시예에 따라, 제1 시간(THS)은 0.9ms 과 다르게 설정될 수 있다. 예컨대, 제1 시간(THS)은 0.9ms 보다 작은 값을 가질 수도 있고, 0.9ms 보다 큰 값(예, 1.6ms)을 가질 수도 있다.
호스트(20)는 연결된 송신 레인(LANE)의 제1 시간(THS)보다 짧은 라인(LINE) 액티베이트 구간(TACTIVATE)을 스토리지 장치(30)에 연결된 수신 레인(LANE)으로 전송될 수 있다. 스토리지 장치(30)는 연결된 수신 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS)보다 짧은 것을 확인하고, 단계 S840에서 HIBERN8 상태를 탈출한 후, 고속 모드(HS-MODE)로 진입할 수 있다.
단계 S830 및 단계 S850에서, 호스트(20)와 스토리지 장치(30)는 고속 모드(HS-MODE)로 도 7에서 설명된 링크 스타트업 시퀀스(LSS)를 수행할 수 있다. 링크 스타트업 시퀀스(LSS)에는, 예컨대 라인 리셋, 트리거 이벤트들 교환, 성능 정보 교환 및 콘트롤 프레임 교환 등을 포함할 수 있다. 단계 S830 및 단계 S850에서, 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS) 수행이 완료된 후, 호스트(20)와 스토리지 장치(30)는 서로 안정적으로 데이터를 상호 교환할 수 있는 링크업 상태로 설정될 수 있다.
도 9는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다. 도 9에서는 도 1의 스토리지 시스템(10)에서 호스트(20) 및 스토리지 장치(30)의 동작들을 설명한다.
도 9를 참조하면, 단계 S910에서, 호스트(20)는 HIBERN8 상태를 탈출할 수 있다. 호스트(20)는 복수의 레인들(LANEs) 중 연결된 송신 레인(LANE)의 라인(LINE)을 DIF-N 상태로 천이시키고 HIBERN8 상태를 탈출할 수 있다.
단계 S920에서, 호스트(20)는 연결된 송신 레인(LANE)의 라인(LINE)이 DIF-N 상태인 액티베이트 구간(TACTIVATE)의 길이를 제1 시간(THS) 이상으로 길게 발행할 수 있다. 호스트(20)는 연결된 송신 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이를 제1 시간(THS) 이상으로 길게 발행한 후, 저속 모드(LS-MODE)로 진입할 수 있다. 제1 시간(THS)는 예컨대, 0.9ms 일 수 있다. 예시적인 실시예에 따라, 제1 시간(THS)은 0.9ms 과 다르게 설정될 수 있다.
호스트(20)는 연결된 송신 레인(LANE)의 제1 시간(THS) 이상으로 긴 액티베이트 구간(TACTIVATE)을 스토리지 장치(30)에 연결된 수신 레인(LANE)으로 전송될 수 있다. 스토리지 장치(30)는 연결된 수신 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS) 이상으로 긴 것을 인식하고, 단계 S940에서 HIBERN8 상태를 탈출한 후, 저속 모드(LS-MODE)로 진입할 수 있다.
단계 S930 및 단계 S950에서, 호스트(20)와 스토리지 장치(30)는 저속 모드(LS-MODE)로 도 7에서 설명된 링크 스타트업 시퀀스(LSS)를 수행할 수 있다. 링크 스타트업 시퀀스(LSS)에는, 예컨대 라인 리셋, 트리거 이벤트들 교환, 성능 정보 교환 및 콘트롤 프레임 교환 등을 포함할 수 있다. 단계 S930 및 단계 S950에서, 저속 모드(LS-MODE)로 링크 스타트업 시퀀스(LSS) 수행이 완료된 후, 호스트(20)와 스토리지 장치(30)는 서로 안정적으로 데이터를 상호 교환할 수 있는 링크업 상태로 설정될 수 있다.
도 10은 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도이다. 도 10은 도 1의 스토리지 시스템(10)에서 스토리지 장치(30)의 동작 방법으로, 도 6에서 설명된 스토리지 장치(30)의 동작 방법을 대체하는 예시이다.
도 1, 도 2 및 도 10을 참조하면, 단계 1020에서, 스토리지 장치(30)는 연결된 레인(LANE)의 라인(LINE)이 DIF-N 상태인 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS)보다 짧은지 판단할 수 있다. 연결된 레인(LANE)의 라인(LINE)은 단계 1020 이전에, DIF-N 상태가 아닌, 예컨대, DIF-Z 상태에 있을 수 있다. 제1 시간(THS)는 예컨대, 0.9ms 일 수 있다. 예시적인 실시예에 따라, 제1 시간(THS)은 0.9ms 과 다르게 설정될 수 있다. 예컨대, 제1 시간(THS)은 0.9ms 보다 작은 값을 가질 수도 있고, 0.9ms 보다 큰 값(예, 1.6ms)을 가질 수도 있다.
단계 S1020의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(THS) 이상으로 길면 단계 S1025와 단계 S1030으로 이동한다. 스토리지 장치(30)는 단계 S1025에서 HIBERN8 상태를 탈출한 후, 단계 S1030에서 저속 모드(LS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
단계 S1020의 판단 결과, 연결된 레인(LANE)의 액티베이트 구간(TACTIVATE)의 길이가 제1 시간(Ths) 보다 짧으면 단계 S1040, 단계 S1044 그리고 단계 S1050으로 이동한다. 단계 S1040에서 스토리지 장치(30)는 호스트(20)로부터 제1 트리거 이벤트(TRG_UPR0)를 연결된 레인(LANE)을 통해 수신할 수 있다. 제1 트리거 이벤트(TRG_UPR0)에는 해당 트리거가 전송되는 호스트(20)의 송신 레인(LANE)의 물리적 레인 번호를 포함할 수 있다. 스토리지 장치(30)는 제1 트리거 이벤트(TRG_UPR0)가 수신되면 스토리지 장치(30)에 연결된 레인(LANE)을 발견할 수 있다. 스토리지 장치(30)는 단계 S1044에서 HIBERN8 상태를 탈출한 후, 단계 S1050에서 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 스토리지 시스템의 동작 방법을 설명하는 흐름도들이다. 도 11a 및 도 11b는 도 1의 스토리지 시스템(10)에서 스토리지 장치(30)의 동작 방법으로, 도 6에서 설명된 스토리지 장치(30)의 동작 방법을 대체하는 예시들이다.
도 1, 도 2 및 도 11a를 참조하면, 단계 1120에서, 스토리지 장치(30)는 복수의 레인들(LANEs) 중 어느 하나의 레인(LANE)의 라인(LINE)이 DIF-Z 상태에서 DIF-N 상태로 천이하는지를 모니터링할 수 있다. 즉, 스토리지 장치(30)는 복수의 레인들(LANEs) 중에서 연결된 레인(LANE)이 있는지를 모니터링할 수 있다.
단계 1120의 모니터링 결과, 연결된 레인(LANE)이 있으면, 스토리지 장치(30)는 단계 S1140으로 이동한다. 단계 S1140에서 스토리지 장치(30)는 HIBERN8 상태를 탈출할 수 있다. 이 때, 스토리지 장치(30)는 연결된 레인(LANE)의 호스트(20)가 HIBERN8 상태 탈출을 시그널링하기 위해 천이시킨 라인(LINE)의 DIF-N 상태를 검출하고 HIBERN8 상태를 탈출할 수 있다.
여기에서, 스토리지 장치(30)는 호스트(20)가 천이시킨 라인(LINE)이 DIF-N 상태에서 벗어나는 때(즉, 호스트(20)가 액티베이트 구간(TACTIVATE)을 종료시키고 라인 리셋(LINE-RESET)을 전송하기 시작하는 때)을 기다리지 않고, 호스트(20)가 HIBERN8 상태를 탈출한 것을 감지하는 것에 응답하여 HIBERN8 상태를 탈출하고 라인 리셋(LINE-RESET)의 전송을 시작할 수 있다. 이에 따라, 스토리지 장치(30)가 HIBERN8 상태를 보다 빨리 벗어날 수 있게 되므로, 레이턴시(latency)가 보다 감소될 수 있다. 스토리지 장치(30)는 라인 리셋(LINE-RESET)을 전송하는 중에, 호스트(20)가 천이시킨 라인(LINE)이 DIF-N 상태에서 벗어나는 것을 감지하면, 라인(LINE)이 DIF-N 상태에 있었던 시간의 길이를 액티베이트 구간(TACTIVATE)의 길이로 인식할 수 있다.
단계 S1150에서, 스토리지 장치(30)는 연결된 레인(LANE)이 있음을 인식하고 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
도 1, 도 2 및 도 11b를 참조하면, 단계 S1110b에서, 스토리지 장치(30)는 호스트(20)가 HIBERN8 상태를 탈출한 것을 감지하는 것에 응답하여 HIBERN8 상태를 탈출할 수 있다.
단계 S1120b에서, 스토리지 장치(30)는 복수의 레인들(LANEs) 중 어느 하나의 레인(LANE)의 라인(LINE)이 DIF-Z 상태에서 DIF-N 상태로 천이하는지를 모니터링할 수 있다. 즉, 스토리지 장치(30)는 복수의 레인들(LANEs) 중에서 연결된 레인(LANE)이 있는지를 모니터링할 수 있다.
단계 1120b의 모니터링 결과, 연결된 레인(LANE)이 있으면, 스토리지 장치(30)는 단계 S1150b으로 이동한다. 단계 S1150b에서, 스토리지 장치(30)는 연결된 레인(LANE)이 있음을 인식하고 고속 모드(HS-MODE)로 링크 스타트업 시퀀스(LSS)를 수행할 수 있다.
도 12는 본 발명의 일 실시예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다. 도 12의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 12의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다. 이하, 참조 번호에 붙은 첨자(예컨대, 1200a의 a, 1300a의 a)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 12를 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keypad), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 13은 본 발명의 일 실시예에 따른 UFS 시스템(2000)에 대해 설명하기 위한 도면이다. UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술한 도 12의 시스템(1000)에 대한 설명은, 도 13에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 13의 UFS 시스템(2000)에도 적용될 수 있다.
도 13을 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. 도 12의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(2100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다. UFS 호스트 컨트롤러(2110) 및 호스트 메모리(2140)는 도 12의 메인 프로세서(1100)의 컨트롤러(1120) 및 메모리(1200a, 1200b)에 각각 대응될 수 있다. UFS 장치(2200)는 도 12의 스토리지 장치(1300a, 1300b)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 스토리지(2220)는 도 12의 스토리지 컨트롤러(1310a, 1310b) 및 비휘발성 스토리지(1320a, 1320b)에 각각 대응될 수 있다.
UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 스토리지(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 스토리지(2220)는 복수의 스토리지 유닛(2221)으로 구성될 수 있으며, 이와 같은 스토리지 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 스토리지(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.
UFS 인터페이스(2300)는 기준 클락(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.
UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클락(REF_CLK)의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락(REF_CLK)의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클락(REF_CLK)으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클락(REF_CLK)의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락(REF_CLK)의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 13에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 13에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 스토리지(2220)에 저장하고자 하거나 비휘발성 스토리지(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit)(2211)를 통해 비휘발성 스토리지(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.
일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 스토리지(2220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 스토리지(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 회로(미도시)를 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 회로(미도시)를 더 포함할 수 있으며, AES 회로는 UFS 장치 컨트롤러(2210)로 입력되는 데이터를 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 암호화(encryption)하거나 복호화(decryption)할 수 있다.
UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 스토리지 유닛(2221) 각각은 메모리 셀 어레이와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.
UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ1, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 14a 내지 14c는 UFS 카드(card)의 폼 팩터(form factor)에 대해 설명하기 위한 도면들이다. 도 13을 참조하여 설명된 UFS 장치(2200)가 UFS 카드(4000) 형태로 구현된 경우, UFS 카드(4000)의 외형은 도 14a 내지 14c에 도시된 바를 따를 수 있다.
도 14a는 UFS 카드(4000)의 평면도(top view)를 예시적으로 보여주고 있다. 도 14a를 참조하면, UFS 카드(4000)는 전체적으로 상어(shark) 형상의 디자인을 따르고 있다는 것을 확인할 수 있다. 도 14a와 관련하여, UFS 카드(4000)는 예시적으로 아래의 표 1에 기재된 바와 같은 치수(dimension) 값을 가질 수 있다.
항목 치수 (mm)
T1 9.70
T2 15.00
T3 11.00
T4 9.70
T5 5.15
T6 0.25
T7 0.60
T8 0.75
T9 R0.80
도 14b는 UFS 카드(4000)의 측면도(side view)를 예시적으로 보여주고 있다. 도 14b와 관련하여, UFS 카드(4000)는 예시적으로 아래의 표 2에 기재된 바와 같은 치수(dimension) 값을 가질 수 있다.
항목 치수 (mm)
S1 0.74±0.06
S2 0.30
S3 0.52
S4 1.20
S5 1.05
S6 1.00
도 14c는 UFS 카드(4000)의 저면도(bottom view)를 예시적으로 보여주고 있다. 도 14c를 참조하면, UFS 카드(4000)의 저면에는 UFS 슬롯과의 전기적 접촉을 위한 복수 개의 핀(pin)이 형성될 수 있으며, 각 핀의 기능에 대해서는 후술한다. UFS 카드(4000)의 상면과 저면 간의 대칭성에 의거하여, 도 14a 및 표 1을 참조하여 설명된 치수에 관한 정보 중 일부(예컨대, T1 내지 T5 및 T9)는 도 14c에 도시된 바와 같은 UFS 카드(4000)의 저면도에도 적용될 수 있다.
UFS 카드(4000)의 저면에는 UFS 호스트와의 전기적 연결을 위해 복수의 핀이형성될 수 있으며, 도 14c에 의하면 핀의 개수는 총 12개일 수 있다. 각 핀은 직사각형 형상을 가질 수 있으며, 핀에 대응되는 신호명(signal name)은 도 14c에 표시된 바와 같다. 각 핀에 대한 개략적인 정보에 대해서는 아래의 표 3을 참조할 수 있으며, 도 13와 관련하여 전술한 설명을 아울러 참조할 수 있다.
번호 신호명 설명 치수 (mm)
1 VSS 그라운드(GND) 3.00 × 0.72±0.05
2 DIN_C 호스트로부터 UFS 카드(4000)로 입력되는 차동 입력 신호 (DIN_C는 negative node, DIN_T는 positive node) 1.50 × 0.72±0.05
3 DIN_T
4 VSS 1번과 같음 3.00 × 0.72±0.05
5 DOUT_C UFS 카드(4000)로부터 호스트로 출력되는 차동 출력 신호 (DOUT_C는 negative node, DOUT_T는 positive node) 1.50 × 0.72±0.05
6 DOUT_T
7 VSS 1번과 같음 3.00 × 0.72±0.05
8 REF_CLK 호스트로부터 UFS 카드(4000)로 제공되는 기준 클락 1.50 × 0.72±0.05
9 VCCQ2 주로 PHY 인터페이스 혹은 컨트롤러를 위해 제공되는, Vcc에 비해 상대적으로 낮은 값을 갖는 전원 전압 3.00 × 0.72±0.05
10 C/D(GND) 카드 검출(Card Detection)용 신호 1.50 × 0.72±0.05
11 VSS 1번과 같음 3.00 × 0.80±0.05
12 Vcc 주 전원 전압
도 15는 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다.
도 15를 참조하면, 비휘발성 스토리지(2220a)는 메모리 장치(2224) 및 메모리 컨트롤러(2222)를 포함할 수 있다. 비휘발성 스토리지(2220a)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(2224)와 메모리 컨트롤러(2222)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 비휘발성 스토리지(2220a)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(2224)는 복수의 불휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 불휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2222)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2222)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(2224)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 채널들(CH1~CHm)을 통해 메모리 장치(2224)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(2224)로 전송하거나, 메모리 장치(2224)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(2222)는 각각의 채널을 통해 해당 채널에 연결된 불휘발성 메모리 장치들 중 하나를 선택하고, 선택된 불휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)에 연결된 불휘발성 메모리 장치들(NVM11~NVM1n) 중 불휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(2222)는 선택된 불휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 불휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(2222)는 서로 다른 채널들을 통해 메모리 장치(2224)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)을 통해 메모리 장치(2224)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(2224)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)을 통해 메모리 장치(2224)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(2224)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(2222)는 메모리 장치(2224)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(2222)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 불휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 불휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2222)의 제어에 따라 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(2222)로 전송할 수 있다.
도 15에는 메모리 장치(2224)가 m개의 채널을 통해 메모리 컨트롤러(2222)와 통신하고, 메모리 장치(2224)가 각각의 채널에 대응하여 n개의 불휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 불휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다. 도 16을 참조하면, 비휘발성 스토리지(2220b)은 메모리 장치(2226) 및 메모리 컨트롤러(2222)를 포함할 수 있다. 메모리 장치(2226)는 도 15의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(2222)와 통신하는 불휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 메모리 컨트롤러(2222)는 도 15의 메모리 컨트롤러(2222)에 대응할 수 있다.
메모리 장치(2226)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(2310), 제어 로직 회로(2320), 및 메모리 셀 어레이(2330)를 포함할 수 있다.
메모리 인터페이스 회로(2310)는 제1 핀(P11)을 통해 메모리 컨트롤러(2222)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(2310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(2222)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(2310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(2222)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(2310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(2222)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(2310)는 제7 핀(P17)을 통해 메모리 컨트롤러(2222)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(2222)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(2310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(2310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(2310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(2310)는 제5 핀(P15)을 통해 메모리 컨트롤러(2222)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(2310)는 제6 핀(P16)을 통해 메모리 컨트롤러(2222)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(2222)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(2226)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(2310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(2310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(2310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(2310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(2222)로 전송될 수 있다.
메모리 장치(2226)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(2222)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(2310)는 메모리 컨트롤러(2222)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(2310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(2310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(2310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(2222)로 전송할 수 있다. 메모리 인터페이스 회로(2310)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(2226)의 상태 정보를 메모리 컨트롤러(2222)로 전송할 수 있다. 메모리 장치(2226)가 비지 상태인 경우(즉, 메모리 장치(2226) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(2310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(2222)로 전송할 수 있다. 메모리 장치(2226)가 레디 상태인 경우(즉, 메모리 장치(2226) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(2310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(2222)로 전송할 수 있다. 예를 들어, 메모리 장치(2226)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(2330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(2310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(2222)로 전송할 수 있다. 예를 들어, 메모리 장치(2226)가 프로그램 명령에 응답하여 메모리 셀 어레이(2330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(2310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(2222)로 전송할 수 있다.
제어 로직 회로(2320)는 메모리 장치(2226)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(2320)는 메모리 인터페이스 회로(2310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(2320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(2226)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(2320)는 메모리 셀 어레이(2330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(2330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(2330)는 제어 로직 회로(2320)의 제어에 따라 메모리 인터페이스 회로(2310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(2330)는 제어 로직 회로(2320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(2310)로 출력할 수 있다.
메모리 셀 어레이(2330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(2222)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(2410)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(2226)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(2410)는 제1 핀(P21)을 통해 메모리 장치(2226)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(2410)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(2226)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(2410)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(2226)로 전송할 수 있다. 컨트롤러 인터페이스 회로(2410)는 제7 핀(P27)을 통해 메모리 장치(2226)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(2226)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(2410)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(2226)로 전송할 수 있다. 컨트롤러 인터페이스 회로(2410)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(2226)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(2226)로 전송할 수 있다.
컨트롤러 인터페이스 회로(2410)는 제5 핀(P25)을 통해 메모리 장치(2226)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(2410)는 제6 핀(P26)을 통해 메모리 장치(2226)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(2226)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(2226)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(2410)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(2226)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(2410)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(2226)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(2410)는 메모리 장치(2226)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(2410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(2226)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(2410)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(2410)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(2410)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(2226)로 전송할 수 있다.
컨트롤러 인터페이스 회로(2410)는 제8 핀(P28)을 통해 메모리 장치(2226)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(2410)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(2226)의 상태 정보를 판별할 수 있다.
도 17은 도 16의 메모리 장치를 나타내는 예시적인 블록도이다. 도 17을 참조하면, 메모리 장치(2226)는 제어 로직 회로(2320), 메모리 셀 어레이(2330), 페이지 버퍼부(2340), 전압 생성기(2350), 및 로우 디코더(3394)를 포함할 수 있다. 도 17에는 도시되지 않았으나, 메모리 장치(2226)는 도 17에 도시된 메모리 인터페이스 회로(2310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(2320)는 메모리 장치(2226) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(2320)는 메모리 인터페이스 회로(2310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(2320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(2330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(2330)는 비트 라인들(BL)을 통해 페이지 버퍼부(2340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(3394)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(2330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(2330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(2340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(2340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(2340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(2340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(2340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(2350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(2350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(3394)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(3394)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 18은 본 발명의 일 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. UFS 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 18에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 18에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 18을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 18에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 19는 본 발명의 일 실시예에 따른 UFS 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다. 도 19를 참조하면, 메모리 장치(2226)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2226)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(3210), 층간 절연층(3215), 제1 기판(3210)에 형성되는 복수의 회로 소자들(3220a, 3220b, 3220c), 복수의 회로 소자들(3220a, 3220b, 3220c) 각각과 연결되는 제1 메탈층(3230a, 3230b, 3230c), 제1 메탈층(3230a, 3230b, 3230c) 상에 형성되는 제2 메탈층(3240a, 3240b, 3240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(3230a, 3230b, 3230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(3240a, 3240b, 3240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(3230a, 3230b, 3230c)과 제2 메탈층(3240a, 3240b, 3240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(3240a, 3240b, 3240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(3240a, 3240b, 3240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(3240a, 3240b, 3240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(3215)은 복수의 회로 소자들(3220a, 3220b, 3220c), 제1 메탈층(3230a, 3230b, 3230c), 및 제2 메탈층(3240a, 3240b, 3240c)을 커버하도록 제1 기판(3210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3240b) 상에 하부 본딩 메탈(3271b, 3272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3271b, 3272b)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(3271b, 3272b)과 상부 본딩 메탈(3371b, 3372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(3310)과 공통 소스 라인(3320)을 포함할 수 있다. 제2 기판(3310) 상에는, 제2 기판(3310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(3331-338; 330)이 적층될 수 있다. 워드라인들(3330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(3330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(3310)의 상면에 수직하는 방향으로 연장되어 워드라인들(3330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(3350c) 및 제2 메탈층(3360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(3350c)은 비트라인 컨택일 수 있고, 제2 메탈층(3360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(3360c)은 제2 기판(3310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 19에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(3360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(3360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(3393)를 제공하는 회로 소자들(3220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(3360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(3371c, 3372c)과 연결되며, 상부 본딩 메탈(3371c, 3372c)은 페이지 버퍼(3393)의 회로 소자들(3220c)에 연결되는 하부 본딩 메탈(3271c, 3272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(3330)은 제2 기판(3310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(3341-347; 340)와 연결될 수 있다. 워드라인들(3330)과 셀 컨택 플러그들(3340)은, 제2 방향을 따라 워드라인들(3330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(3330)에 연결되는 셀 컨택 플러그들(3340)의 상부에는 제1 메탈층(3350b)과 제2 메탈층(3360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(3340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(3271b, 3272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(3340)은 주변 회로 영역(PERI)에서 로우 디코더(3394)를 제공하는 회로 소자들(3220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(3394)를 제공하는 회로 소자들(3220b)의 동작 전압은, 페이지 버퍼(3393)를 제공하는 회로 소자들(3220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(3393)를 제공하는 회로 소자들(3220c)의 동작 전압이 로우 디코더(3394)를 제공하는 회로 소자들(3220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(3380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(3380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(3320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(3380) 상부에는 제1 메탈층(3350a)과 제2 메탈층(3360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(3380), 제1 메탈층(3350a), 및 제2 메탈층(3360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(3205, 3305)이 배치될 수 있다. 도 19를 참조하면, 제1 기판(3210)의 하부에는 제1 기판(3210)의 하면을 덮는 하부 절연막(3201) 이 형성될 수 있으며, 하부 절연막(3201) 상에 제1 입출력 패드(3205)가 형성될 수 있다. 제1 입출력 패드(3205)는 제1 입출력 컨택 플러그(3203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220a, 3220b, 3220c) 중 적어도 하나와 연결되며, 하부 절연막(3201)에 의해 제1 기판(3210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(3203)와 제1 기판(3210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(3203)와 제1 기판(3210)을 전기적으로 분리할 수 있다.
도 19를 참조하면, 제2 기판(3310)의 상부에는 제2 기판(3310)의 상면을 덮는 상부 절연막(3301)이 형성될 수 있으며, 상부 절연막(3301) 상에 제2 입출력 패드(3305)가 배치될 수 있다. 제2 입출력 패드(3305)는 제2 입출력 컨택 플러그(3303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220a, 3220b, 3220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(3303)가 배치되는 영역에는 제2 기판(3310) 및 공통 소스 라인(3320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(3305)는 제3 방향(Z축 방향)에서 워드라인들(3330)과 오버랩되지 않을 수 있다. 도 19를 참조하면, 제2 입출력 컨택 플러그(3303)는 제2 기판(3310)의 상면에 평행한 방향에서 제2 기판(3310)과 분리되며, 셀 영역(CELL)의 층간 절연층(3315)을 관통하여 제2 입출력 패드(3305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(3205)와 제2 입출력 패드(3305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2226)는 제1 기판(3210)의 상부에 배치되는 제1 입출력 패드(3205)만을 포함하거나, 또는 제2 기판(3310)의 상부에 배치되는 제2 입출력 패드(3305)만을 포함할 수 있다. 또는, 메모리 장치(2226)가 제1 입출력 패드(3205)와 제2 입출력 패드(3305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2226)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(3372a)과 동일한 형태의 하부 메탈 패턴(3273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3240b) 상에는 하부 본딩 메탈(3271b, 3272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3271b, 3272b)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(3252)과 동일한 형태의 상부 메탈 패턴(3392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 다수의 레인들을 포함하는 장치의 링크 스타트업 방법에 있어서,
    상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신을 설정하는 단계;
    상기 연결된 송신 레인의 라인이 네가티브 차동 라인 전압(DIF-N)을 갖는 액티베이트 구간의 길이를 제1 시간보다 짧게 설정하는 단계;
    상기 연결된 송신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 상기 연결된 수신 레인으로 전송하는 단계;
    상기 연결된 수신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 수신하는 단계; 및
    상기 제1 시간보다 짧은 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 시간은 0.9 ms 으로 설정되는 방법.
  3. 제1항에 있어서,
    상기 제1 시간은 1.6ms 으로 설정되는 방법.
  4. 제1항에 있어서, 상기 방법은,
    상기 연결된 송신 레인의 상기 액티베이트 구간의 길이를 제1 시간보다 길게 설정하는 단계;
    상기 연결된 송신 레인에서 상기 제1 시간보다 긴 상기 액티베이트 구간을 상기 연결된 수신 레인으로 전송하는 단계;
    상기 연결된 수신 레인에서 상기 제1 시간보다 긴 상기 액티베이트 구간을 수신하는 단계; 및
    상기 제1 시간보다 긴 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 저속 모드로 상기 링크 스타트업을 수행하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 상기 연결된 송신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 상기 연결된 수신 레인으로 전송하는 단계는,
    상기 연결된 송신 레인이 연결되는 제1 장치가 상기 고속 모드로 진입하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 상기 연결된 수신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 수신하는 단계는,
    상기 연결된 수신 레인이 연결되는 제2 장치가 상기 고속 모드로 진입하는 단계를 포함하는 방법.
  7. 제1항에 있어서, 상기 연결된 수신 레인에서 상기 제1 시간보다 짧은 상기 액티베이트 구간을 수신하는 단계는,
    상기 연결된 수신 레인이 연결되는 제2 장치에서 파워 세이빙 상태인 하이버네이션(HIBERN8) 상태를 탈출하는 단계;
    상기 제2 장치의 인터커넥트부의 물리 계층들의 속성들을 디폴트 값으로 리셋하는 단계; 및
    상기 제2 장치가 상기 고속 모드로 진입하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 상기 고속 모드로 상기 링크 스타트업을 수행하는 단계는,
    상기 연결된 송신 레인이 연결되는 제1 장치에서 상기 연결된 송신 레인의 물리적 레인 번호를 상기 연결된 수신 레인이 연결되는 제2 장치로 전송하고, 상기 제2 장치에서 상기 연결된 수신 레인의 물리적 레인 번호를 상기 제1 장치로 전송하는 제1 트리거 이벤트를 수행하는 단계;
    상기 제1 장치에서 연결된 송신 레인들의 정보를 상기 제2 장치로 전송하고, 상기 제2 장치에서 연결된 수신 레인들의 정보를 상기 제1 장치로 전송하는 제2 트리거 이벤트를 수행하는 단계; 및
    상기 제1 장치에서 상기 연결된 송신 레인들의 논리적 레인 번호를 상기 제2 장치로 전송하고, 상기 제2 장치에서 상기 연결된 수신 레인들의 논리적 레인 번호를 상기 제1 장치로 전송하는 제3 트리거 이벤트를 수행하는 단계를 포함하는 방법.
  9. 제8항에 있어서, 상기 방법은
    상기 제1 트리거 이벤트를 수행하는 단계 이전에, 상기 제1 장치의 인터커넥트부의 물리 계층들의 속성들을 디폴트 값으로 리셋하고, 상기 제2 장치의 인터커넥트부의 물리 계층들의 속성들을 디폴트 값으로 리셋하는 라인 리셋 단계를 더 포함하는 방법.
  10. 제8항에 있어서, 상기 방법은,
    상기 제3 트리거 이벤트를 수행하는 단계 이후에, 상기 제1 장치의 성능 정보와 상기 제2 장치의 성능 정보를 서로 교환하고 인식하는 단계; 및
    상기 제1 장치와 상기 제2 장치 사이에, 전송된 초기 데이터 프레임이 정확히 수신되었음을 나타내는 콘트롤 프레임을 서로 교환하고 인식하는 단계를 더 포함하는 방법.
  11. 다수의 레인들을 통해 연결되는 제1 장치와 제2 장치 사이의 링크 스타트업 방법에 있어서,
    상기 제1 장치에서 상기 다수의 레인들 중 적어도 하나의 레인의 라인을 제로 차동 라인 전압(DIF-Z)에서 네가티브 차동 라인 전압(DIF-N)으로 천이하는 단계;
    상기 제2 장치에서 상기 DIF-Z 상태에서 상기 DIF-N 상태로 천이되는 레인이 있는지를 모니터링하는 단계;
    모니터링 결과, 상기 제2 장치에서 상기 DIF-Z 상태에서 상기 DIF-N 상태로 천이되는 연결된 레인을 인식하는 단계; 및
    상기 연결된 레인이 인식됨에 따라, 상기 제1 장치와 상기 제2 장치 사이에서 고속 모드로 링크 스타트업을 수행하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 방법은,
    상기 제1 장치에서 상기 연결된 레인을 상기 DIF-Z 상태에서 상기 DIF-N 상태로 천이하고 파워 세이빙 상태인 하이버네이션(HIBERN8) 상태를 탈출하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서, 상기 제1 장치와 상기 제2 장치 사이에서 상기 고속 모드로 상기 링크 스타트업을 수행하는 단계는,
    상기 제1 장치에서 상기 연결된 레인의 물리적 레인 번호를 상기 제2 장치로 전송하고, 상기 제2 장치에서 상기 연결된 레인의 물리적 레인 번호를 상기 제1 장치로 전송하는 제1 트리거 이벤트를 수행하는 단계;
    상기 제1 장치에서 연결된 레인들의 정보를 상기 제2 장치로 전송하고, 상기 제2 장치에서 연결된 레인들의 정보를 상기 제1 장치로 전송하는 제2 트리거 이벤트를 수행하는 단계; 및
    상기 제1 장치에서 상기 연결된 레인들의 논리적 레인 번호를 상기 제2 장치로 전송하고, 상기 제2 장치에서 상기 연결된 레인들의 논리적 레인 번호를 상기 제1 장치로 전송하는 제3 트리거 이벤트를 수행하는 단계를 포함하는 방법.
  14. 제11항에 있어서, 상기 방법은
    상기 제1 트리거 이벤트를 수행하는 단계 이전에, 상기 제1 장치의 인터커넥트부의 물리 계층들의 속성들을 디폴트 값으로 리셋하고, 상기 제2 장치의 인터커넥트부의 물리 계층들의 속성들을 디폴트 값으로 리셋하는 라인 리셋 단계를 더 포함하는 방법.
  15. 제11항에 있어서, 상기 방법은,
    상기 제3 트리거 이벤트를 수행하는 단계 이후에, 상기 제1 장치의 성능 정보와 상기 제2 장치의 성능 정보를 서로 교환하고 인식하는 단계; 및
    상기 제1 장치와 상기 제2 장치 사이에, 전송된 데이터 프레임이 정확히 수신되었음을 나타내는 콘트롤 프레임을 서로 교환하고 인식하는 단계를 더 포함하는 방법.
  16. 다수의 레인들이 연결되는 인터커넥트부를 통하여 데이터를 전송하고 수신하는 인터페이스;
    상기 인터커넥트부에 포함되는 다수의 송신기들, 상기 다수의 송신기들 중 적어도 하나의 송신기는 상기 다수의 레인들 중 연결된 송신 레인 및 연결된 수신 레인을 통하여 데이터 통신하고 상기 연결된 송신 레인의 제1 시간보다 짧은 액티베이트 구간을 상기 연결된 수신 레인으로 전송하고, 상기 액티베이트 구간에서는 상기 연결된 송신 레인의 라인이 네가티브 차동 라인 전압(DIF-N)을 갖고; 및
    상기 인터커넥트부에 포함되는 다수의 수신기들을 포함하고,
    상기 제1 시간보다 짧은 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 고속 모드로 링크 스타트업을 수행하는 장치.
  17. 제16항에 있어서,
    상기 제1 시간은 0.9 ms 으로 설정되는 장치.
  18. 제16항에 있어서,
    상기 제1 시간은 1.6ms 으로 설정되는 장치.
  19. 제16항에 있어서,
    상기 다수의 송신기들 중 적어도 하나의 송신기는 상기 연결된 송신 레인의 상기 제1 시간보다 긴 상기 액티베이트 구간을 상기 연결된 수신 레인으로 전송하고,
    상기 제1 시간보다 긴 상기 액티베이트 구간에 기초하여, 상기 연결된 송신 레인과 상기 연결된 수신 레인을 통하여 저속 모드로 상기 링크 스타트업을 수행하는 장치.
  20. 제16항에 있어서, 상기 장치는,
    상기 연결된 송신 레인이 상기 DIF-N 상태로 천이할 때 파워 세이빙 상태인 하이버네이션(HIBERN8) 상태를 탈출하고,
    상기 연결된 송신 레인이 상기 제1 시간보다 짧은 상기 액티베이트 구간일 때 상기 고속 모드로 진입하는 장치.
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