JP4387815B2 - シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス - Google Patents

シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス Download PDF

Info

Publication number
JP4387815B2
JP4387815B2 JP2004022823A JP2004022823A JP4387815B2 JP 4387815 B2 JP4387815 B2 JP 4387815B2 JP 2004022823 A JP2004022823 A JP 2004022823A JP 2004022823 A JP2004022823 A JP 2004022823A JP 4387815 B2 JP4387815 B2 JP 4387815B2
Authority
JP
Japan
Prior art keywords
circuit
clock
interface
serial
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004022823A
Other languages
English (en)
Other versions
JP2005216046A (ja
Inventor
一成 松本
博英 菅原
克彦 竹内
晋一 宇都宮
澄恵 松林
信行 茗茄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004022823A priority Critical patent/JP4387815B2/ja
Priority to US10/977,112 priority patent/US7424628B2/en
Publication of JP2005216046A publication Critical patent/JP2005216046A/ja
Application granted granted Critical
Publication of JP4387815B2 publication Critical patent/JP4387815B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3268—Power saving in hard disk drive
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Communication Control (AREA)

Description

本発明は、高速のシリアルインターフェイスで、ホストとデバイス間のデータ転送を行う際に、インターフェイス回路及びそのデバイスの電力消費を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びそのシリアルインターフェイスを持つデバイスに関する。
マイクロプロセッサ（MPU）の処理の向上に伴い、ホストコンピュータと周辺デバイス（例えば、ハードディスクドライブ）との転送速度の向上が要求されている。このような要求に伴い、パケット方式のプロトコルを使用した高速のシリアルインターフェイスが提案されている。
パラレルインターフェイスは、複数のデータラインにデータをのせ、並行して転送するため、複数の信号線のデータ同期をとる必要があることや、信号線間の干渉やノイズの問題があり、転送速度を高速化することは難しい。
一方、シリアルインターフェイスは、データを単一のデータ線にのせて一列に転送するため、信号線が一対であり、時間ずれがなく、安定した高速転送が可能である。例えば、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）は、低電圧タイプで、数ギガｂｐｓの転送速度を持つシリアルインターフェイスとして、注目されている。
図８は、Ｓｅｒｉａｌ ＡＴＡシステムの構成図である。ホスト２と周辺デバイス１（ここでは、ハードディスクドライブ）とは、ＳＡＴＡインターフェイス３で接続される。
ホスト２は、オペレーテイングシステム２０の制御の基に、複数のアプリケーションプログラム２１を動作する。ドライバ２２は、オペレーテイングシステム２０の制御の基に、周辺デバイス１を駆動する。このドライバ２２に、ＳＡＴＡインターフェイス３のためのＳＡＴＡホストバスアダプター２３が設けられる。
ＳＡＴＡホストバスアダプター２３は、転送制御を行うトランスポート層２４と、フレーム送受信制御を行うリンク層２５と、インターフェイスの物理制御を行う物理層２６で構成される。
一方、周辺デバイス１は、デバイス（ハードディスクドライブ）１１に、ＳＡＴＡインターフェイス接続のために、ＳＡＴＡデバイス１０が設けられる。
ＳＡＴＡデバイス１０は、インターフェイスの物理制御を行う物理層１２と、フレーム送受信制御を行うリンク層１３と、転送制御を行うトランスポート層１４と、デバイスの制御のためのアプリケーション層１５と、デバイス１１の状態に応じて、トランスポート層１４とアプリケーション層１５を制御するファームウェア１６とを有する。
このようなインターフェイスを持つシステムにおいて、消費電力を低減することが要求されており、デバイス１を使用していない時に、電力消費を低減するパワーセーブモードを設けている。
例えば、ホスト２が、周辺デバイス１を所定時間使用しないことを認識した場合には、ホスト２からパワーセーブコマンドをデバイス１に発行し、デバイス１をパワーセーブモードに移行することや、デバイス１自体で、ホスト１からのコマンド、データを監視し、所定時間ホスト１からのコマンドが到来しない時に、パワーセーブモードに移行することが行われている（例えば、非特許文献１参照）。
このようなデバイス１のパワーセーブモードを設けることにより、デバイス１の電力消費を低減でき、特に、ノート型パーソナルコンピュータや携帯型端末等の電力容量が制限されている低消費電力を要求されている装置に適用して、好適である。
図９は、従来のインターフェイスのパワーセーブモードの説明図であり、図１０及び図１１は、従来のデバイス内部のパワーセーブモードの説明図である。
図９に示すように、前述のＳＡＴＡデバイス１０のインターフェイスは、物理層１２とリンク層１３で構成される。又、物理層１２は、アナログインターフェイス回路と、タイミングリカバリ回路と、同期ＰＬＬ回路等を含むアナログ回路１２−１と、Ｓ−Ｐ変換、Ｐ−Ｓ変換、データ抽出、同期制御等を行うデジタル回路１２−２とを有する。デジタル回路１２−２は、アナログ回路１２−１のクロックで動作する。
又、リンク層１３は、リンクの確立、フレーム受信、転送、エンコード、ＣＲＣチエック、フレームフローの制御を行うリンクデジタル回路を有する。リンクデジタル回路１３は、ＳＡＴＡデバイス１０のデジタル用ＰＬＬ１８のクロックで動作する。
このようなインターフェイスにおいて、従来は、比較的電力消費の多いアナログ部分１２−１の電流ダウンに主眼が置かれており、デジタル部分の電力消費を意図的に抑止することはしていなかった。
一方、デバイス１０内部のパワーセーブモードでは、内部のデジタルクロック動作を停止、および復帰させる。この制御を全てＣＰＵのファームウェア１６で行っていた。パワーセーブ中のファームウェアは、ＣＰＵ性能が抑えられる為、複雑な制御を伴うと時間が非常に掛かる。
即ち、図１０及び図１１に示すように、ＳＡＴＡデバイス１０で、フレーム受信中の不用意なクロック停止を回避する為、ファームウェア１６は、ハードウェア状態の複雑な確認手順を行う必要がある。復帰に関しても同様である。
例えば、パワーセーブモード投入処理は、図１１に示すように、ホスト１からのフレーム受信中であるか、フレーム停止処理が成功したか、フレーム要求が有るかを調べ、フレーム停止処理、クロック停止処理、その他の停止処理を行い、パワーセーブモード処理を完了する。
又、パワーセーブモードからの復帰処理は、図１０に示すように、初期化等の復帰処理を行った後、クロック復帰処理を行い、次にフレーム再開処理を行って、復帰処理を完了する。
「Ｓｅｒｉａｌ ＡＴＡ：High Speed Serialized AT Attachment」（SerialATA Workgroup Revision １．０a，２００３年１月７日発行）
従来のインターフェイスのパワーセーブモードでは、半導体テクノロジの微細化に伴い、アナログ回路１２−１の復帰時間が伸びる傾向にある。一方、性能向上のためには、復帰時間も短いことが必要であり、電力カットする部分を多くすると、復帰時間の規格(例えば、Serial ATAの場合は２種類、Slumber=10mS, Partial=10μS)を守ることが困難であり、電力カットする部分が限定される。この為、電力消費の抑止が十分行えなかった。
また、デジタル部分１２−２の複雑化により、電力消費が相対的に大きくなっているため、その消費電力が無視できないようになってきている。しかし、デジタル部分のクロックを停止すると、前述の復帰時間の規格を守れず、デジタル部分の電力カットが困難であった。
又、従来のデバイス内部のパワーセーブでは、シリアルタイプのインターフェイスでは、フレームタイプのプロトコルを用いることが通常であるが、前述のように、フレーム受信中の不用意なクロック停止を回避する為、ファームウェア１６は、ハードウェア状態の複雑な確認手順が必要となり時間が非常に掛かるという問題があった。復帰に関しても同様である。
パワーセーブモード投入、復帰の時間は、システム全体の性能に影響を与えるため、投入、復帰時間の短縮は、性能の低下を招かずに電力消費の低下を行えることを意味する。このため、復帰時間の短縮化を行うと、消費電力が思うほど抑止出来なかったり、パワーセーブモードの為に、性能が低下したりする。これにより、更なる低消費電力化が重要視され、かつ性能も要求される用途(モバイル機器等)には、向かないという問題が生じる。
従って、本発明の目的は、パワーセーブモードからの復帰時間を短縮しつつパワーセーブモード時の消費電力を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
又、本発明の他の目的は、パワーセーブモードの投入、復帰時間を短縮しつつパワーセーブモードによるデバイスの性能低下を防止するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
更に、本発明の他の目的は、簡単な回路の付加で、パワーセーブモードの投入、復帰時間を短縮しつつ、パワーセーブモード時の電力消費を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
この目的の達成のため、本発明のシリアルインターフェイスでデータを送受信するインターフェイス回路において、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記物理層の他部を構成し、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、前記アナログ回路からの第１のクロックに従いデジタル処理する第１のデジタル回路と、前記第１のデジタル回路に接続され、第２のクロックに従いリンク制御を行うリンク層を構成する第２のデジタル回路と、前記第２のクロックを前記第２のデジタル回路に供給するクロック発生回路と、前記クロック発生源のクロックの前記第１のデジタル回路への供給及び停止を行う第１のゲート回路と、前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを有し、前記第２のデジタル回路は、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記第１及び第２のゲート回路をクロック供給停止状態に制御する。
又、本発明のシリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法において、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路からの第１のクロックに従い、前記物理層の他部を構成し、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、第１のデジタル回路でデジタル処理し、前記第１のデジタル回路に接続され、リンク制御を行う第２のデジタル回路を、クロック発生回路からの第２のクロックで、動作するステップと、前記第２のデジタル回路が、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路から前記第１のデジタル回路へのクロックの供給及び停止を行う第１のゲート回路と、前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを、クロック供給停止状態に制御するステップと、前記第２のデジタル回路が、復帰指示に応じて、前記第１及び第２のゲート回路をクロック供給状態に制御するステップとを有する。
又、本発明のデバイスは、ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、シリアルインターフェイス回路と、前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、前記シリアルインターフェイス回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記物理層の他部を構成し、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、前記アナログ回路からの第１のクロックに従いデジタル処理する第１のデジタル回路と、前記第１のデジタル回路に接続され、第２のクロックに従いリンク制御を行うリンク層を構成する第２のデジタル回路と、前記第２のクロックを前記第２のデジタル回路に供給するクロック発生回路と、前記クロック発生源のクロックの前記第１のデジタル回路への供給及び停止を行う第１のゲート回路と、前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを有し、前記第２のデジタル回路は、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記第１及び第２のゲート回路をクロック供給停止状態に制御する。
更に、本発明では、好ましくは、前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成された。
更に、本発明では、好ましくは、前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御する。
更に、本発明では、好ましくは、前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けた。
更に、本発明では、好ましくは、前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有する。
更に、本発明では、好ましくは、前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御する。
更に、本発明では、好ましくは、前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させる。
本発明のパワーセーブモードでは、インターフェイス回路のアナログ部分の電流ダウンのみならず、デジタル部分のクロック源は動作させたまま、クロック動作のみ停止させるため、短時間でのクロック停止、再開によるパワーセーブモードへの移行及びからの復帰を実現し、更なる消費電力の低下を可能できる。
又、フレームタイプのプロトコルを用いるシリアルタイプのインターフェイスにおいて、ハードウェアによるクロック停止回路を持つことで、フレーム受信中に不用意なクロック停止をすることを回避し、かつ、クロック停止までの時間を短縮するとともに、ホスト側からのフレーム送信要求に対するハードウェアによるクロック復帰回路を持つことで復帰時間も短縮することが可能となる。
以下、本発明の実施の形態を、シリアルインターフェイス型デバイス、ＳＡＴＡコアロジック回路、パワーセーブ投入／復帰動作、クロック供給停止制御、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
［シリアルインターフェイス型デバイス］
図１は、本発明のシリアルインターフェイス型デバイスの一実施の形態の構成図であり、デバイスとして、ハードディスクドライブを例に示す。
図１に示すように、ハードディスクドライブ１は、ＳＡＴＡ（Serial ＡＴ Attachment）インターフェイス３を介しホスト（ＭＰＵ等のコンピュータ）２に接続される。ハードディスクドライブ１は、制御ブロック（ＳＡＴＡシステムという）４と、ディスクドライブ機構１１とを有する。ディスクドライブ機構１１は、周知のように、磁気ディスクと、磁気ディスクを回転するスピンドルモータと、磁気ヘッドを備えるアームと、アームを駆動するＶＣＭ（Voice Coil Motor）と、リード／ライトアンプ等を有する。
ＳＡＴＡシステム４は、ディスクドライブ機構１１を制御するものである。ＳＡＴＡシステム４は、ハードディスクコントローラ５０と、ＭＰＵ（マイクロプロセッサ）５４と、クロック発生回路（ＰＬＬ）５６と、リードデータ／ライトデータを一時格納するＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）４０と、スピンドルモータとＶＣＭを制御するサーボコントローラ４２と、磁気ヘッドをリード／ライト制御するリードチャネル４４と、ＭＰＵ５４の動作のためのプログラムを格納するＲＯＭ（Read Only Memory）４６とを有する。
ＭＰＵ５４は、ハードディスクコントローラ５０からコマンドを受け取り、ＲＯＭ４６に格納されたファームウェアを実行し、ハードディスクコントローラ５０を介し、サーボコントローラ４２、リードチャネル４４を制御する。
クロック発生回路５６は、ＳＡＴＡシステム４内の各回路に必要なクロックを供給する。ハードディスクコントローラ５０には、ＳＡＴＡインターフェイスのためのＳＡＴＡコアロジック回路５２（図２乃至図４で後述する）が設けられている。
ここでは、ハードディスクコントローラ５０、ＭＰＵ５４，ＰＬＬ５６が、ワンチップ５で形成されている。
［ＳＡＴＡコアロジック回路］
図２は、図１のＳＡＴＡコアロジック回路５２のブロック図、図３は、図２の物理層の回路図、図４は、図３の物理アナログ回路の回路図である。
図２に示すように、ＳＡＴＡコアロジック回路５２は、インターフェイスの物理制御を行う物理層６０と、フレーム送受信制御を行うリンク層６６と、転送制御を行うトランスポート層６８と、デバイスの制御のためのアプリケーション層７０とを有する。
物理層６０は、アナログ回路６２とデジタル回路６４とを有する。図３に、アナログ回路６２とデジタル回路６４の一例を示す。図３に示すように、アナログ回路６２は、アナログフロントエンドブロックと称され、基本的に、ドライバー６２０とレシーバー６２２とを有する。
更に、詳細には、図４に示すように、アナログフロントエンドブロック６２は、送信データＴＸｄａｔａを、ＳＡＴＡインターフェイスに差動信号ＴＸ＋、ＴＸ−に変換して出力するドライバー６２０と、ＳＡＴＡインターフェイスからの差動信号ＲＸ＋、ＲＸ−を受信データＲＸｄａｔａに変換して出力するレシーバー６２２とを有する。
更に、ブロック６２は、ＳＡＴＡインターフェイスからの差動信号ＲＸ＋、ＲＸ−を、共通モード信号の検出を適切に実行できるように、リミットするスクエルチ回路６２４と、入力信号からOOB（Out of Band）信号をデコードするＯＯＢ信号検出回路６２８と、入力データストリームが適切にデコードできるように、内部クロックを同期するＰＬＬ回路６２６と、内部電圧を調整する電圧調整器６３０とを有する。
ＯＯＢ信号としては、起動信号ＣＯＭＷＡＫＥ，リセット信号ＣＯＭＲＥＳＥＴ，初期化信号ＣＯＭＩＮＩＴがある。
図３に戻り、フィジカルデジタル回路６４は、物理層全体の機能を制御するコントロールブロック６４０と、信号の配列を調整（Ａｌｉｇｎ）する固定パターンを発生する固定パターン発生器６４１と、データＤＡＴＡと固定パターンとのいずれかを選択する選択回路６４２と、送信基準クロックにより、送信するシリアルストリームの周波数を調整する２値化回路６４３とを有する。
更に、デジタル回路６４は、入力信号からクロックとデータを分離するデータ抽出回路６４４と、データ抽出回路６４４のデータから、配列調整のための固定パターンを検出する固定パターン検出器６４５と、検出された固定パターンと抽出された再生クロックＲＸＣＬＯＣＫに応じて、分離されたデータを２値化するデータ同期回路６４６とを有する。
このデジタル回路６２は、図４に示したＰＬＬ回路６２６のクロックにより動作する。又、コントロールブロック６４０に入力するスランバー（Slumber）は、物理層をスランバーパワーマネジメント状態にするものであり、パーシャル（PARTIAL）は、物理層をパーシャルパワーマネジメント状態にするものである。
いずれも、省電力モードに制御する信号であるが、スランバーパワーマネジメント状態では、起動信号ＣＯＭＷＡＫＥを受け、復帰するのに、１０ｍｓの復帰時間が与えられ、パーシャルパワーマネジメント状態では、起動信号ＣＯＭＷＡＫＥを受け、復帰するのに、１０μｓの復帰時間が与えられる。
図２に戻り、リンクデジタル回路６６は、トランスポート層６８からのフレーム転送要求に応じて、ホスト２とのリンクを確立し、トランスポート層６８からのデータの周囲に、図５で後述するフレームエンベロープ（ＳＯＦ，ＣＲＣ，ＥＯＦ等）を付加し、トランスポート層６８から受けた３２ビットＤｗｏｒｄ（データ）のＣＲＣ（Cyclic Redundancy Code)を計算し、フレームを組み立て、転送する。
同様に、リンクデジタル回路６６は、物理層６０からデータを受信すると、データの周囲の、図５で後述するフレームエンベロープ（ＳＯＦ，ＣＲＣ，ＥＯＦ等）を除去し、３２ビットデータ（以下、Ｄｗｏｒｄという）のＣＲＣ（Cyclic Redundancy Code)を計算し、ＣＲＣをチエックし、データを転送する。更に、リンクデジタル回路６６は、フレームフローの制御を行う。
又、トランスポート層６８は、上位層（アプリケーション層７０）からのフレーム情報構成（ＦＩＳ）の構築依頼を受け、フレーム情報構成を構築する。同様に、トランスポート層６８は、リンク層６６からのフレーム情報構成を受け、フレーム情報構成のタイプに従い、フレーム情報構成の内容を分配する。例えば、フレーム情報構成のタイプが、コマンドであれば、コマンド検出回路に分配し、ＭＰＵ５４に伝達する。
アプリケーション層７０は、コマンド処理・応答用レジスタＴＣＲ（Task Control Register）にセットされたファームウェアのデータ（ＳＴＳ）をＸＦＩＦＯにセットし、トランスポート層６８に送信し、且つトランスポート層６８のＲＦＩＦＯの内容をＴＦＲ（Task File Register）にロードし、フィームウェアに通知する。
図２に示すように、フィジカルアナログ回路６２のＰＬＬ回路６２６とフィジカルデジタル回路６４の間に、グリッジレスクロックゲート９０を設ける。同様に、デジタル用ＰＬＬ５６とリンクデジタル回路６６との間に、クロックゲート（グリッジレス）９２を設ける。
そして、パワーセーブモードでは、アナログ部分の電流ダウンのみならず、デジタル部分へのクロック供給を、ＰＬＬ６２６，５６は動作させたまま、ゲート９０、９２により、停止させる。
即ち、ホスト２からのプリミテイブに定義されるインターフェイスのパワーセーブモード信号（ＰＭＲＥＱ＿Ｐ，ＰＭＲＥＱ＿Ｓ）を、ハードウェア（リンク層６６のフレーム受信ステートマシン）が認識し、又はＭＰＵ５４のファームウェアが、フレーム受信状態を監視する。
この結果により、パワーセーブの状態を示すハードウェア信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給停止及びアナログ回路６２の電力カットを同時に行う。このクロックの供給停止により、両デジタル回路６４、６６は、動作を停止し、電力消費を更に低減できる。
このパワー制御信号を、クロック信号に同期させて、クロックにグリッジが発生しないように停止を行う。これにより、デジタル回路６４、６６の誤動作を防止できる。
パワーセーブモードからの復帰時も、ホスト２からのパワーモード状態を示す起動信号ＣＯＭＷＡＫＥを検出し、ハードウェア信号の解除と共に、同様の信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給再開及びアナログ回路６２の電力供給復帰を同時に行う。
この場合も、クロック信号に同期させてクロックにグリッジが発生しないように再開を行う。クロックを発生するＰＬＬ５６、６２６は、動作を続行しているため、デジタル回路６４、６６は、再開に要する時間は無視できるほど短い(100nS以下)。
このように、パワーセーブモード時に、クロック源を動作したまま、デジタル回路へのクロック供給を停止するため、復帰時間を短縮しつつ、電力カット範囲を拡大でき、より消費電力を低減できる。
例えば、ＳＡＴＡコアロジック回路５２の全ゲート数が、９６Ｋｇａｔｅである場合には、フィジカルデジタル回路６４とリンクデジタル回路６６とのゲート数は、５２Ｋｇａｔｅ程度であるため、パーシャル時に、クロック供給を停止しない従来例に比し、５０％程度の消費電力の低減が可能となる。
［パワーセーブ投入／復帰動作］
次に、図５及び図６を用いて、パワーセーブ投入／復帰動作を説明する。図５は、ＳＡＴＡの伝送シーケンスの電文構成例を示し、図６は、ホスト２とデバイス１との起動シーケンスの説明図である。
図５に示すように、電文は、プリミテイブ（Primitive）とフレーム（Frame)とから構成されている。フレームは、多数のＤｗｏｒｄからなる。フレームは、通常、ＳＯＦ（Start Of Frame)primitiveで開始し、ＦＩＳ（Frame Information Structure）contentsと呼ばれるユーザーペイロードが続き、ＣＲＣ，ＥＯＦ（End of Frame）で終了する。ＦＩＳContentsが、連続する場合には、データフローの速度調整の目的で、ＨＯＬＤprimitive，ＨＯＬＤＡprimitive等の幾つかのフロー制御primitiveが、ＳＯＦとＥＯＦとの間に、許可される。
このプリミテイブで定義できる制御キャラクタとして、ＰＭＲＥＱ＿Ｐ（Power management Request to Partial）と、ＰＭＲＥＱ＿Ｓ（Power management Request to Slumber）とがあり、いずれも省電力モード投入コマンドである。
ホスト２からのプリミテイブで定義されたインターフェイスのパワーセーブモード信号（ＰＭＲＥＱ＿Ｐ，ＰＭＲＥＱ＿Ｓ）を、ハードウェア（リンク層６６のフレーム受信ステートマシン）が認識し、又はＭＰＵ５４のファームウェアが、フレーム受信状態を監視する。
この結果により、パワーセーブの状態を示すハードウェア信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給停止及びアナログ回路６２の電力カットを同時に行う。このクロックの供給停止により、両デジタル回路６４、６６は、動作を停止し、電力消費を更に低減できる。
このパワー制御信号を、クロック信号に同期させて、クロックにグリッジが発生しないように停止を行う。これにより、デジタル回路６４、６６の誤動作を防止できる。
図６は、ホスト／デバイスのオンシーケンスを示し、デバイスから初期化信号Device COMINITをホストに発行し、ホスト２でキャリブレーションした後、バースト信号形式の起動信号COMWAKEをデバイスに発行する。デバイス２では、前述のＯＯＢ信号検出器６２８が、ホスト２からのパワーモード状態を示す起動信号ＣＯＭＷＡＫＥを検出し、ハードウェア信号の解除と共に、同様の信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給再開及びアナログ回路６２の電力供給復帰を同時に行う。
同様に、ＭＰＵ５４が実行するファームウェアが、フレーム受信状態を監視し、一定時間受信しない場合には、その時間に応じて、省電力モード信号Slumber，Partialを発行し、クロック停止を行う。又、デバイス１のＭＰＵ５４から起動信号ＣＯＭＷＡＫＥを発行し、復帰動作を行うこともできる。
［他のクロック供給停止制御］
図７は、本発明のパワーセーブモード制御の他の実施の形態のブロック図であり、図２のＳＡＴＡコアロジック回路５２の物理層６０、リンク層６６のみを示す。他の構成は、同様のため、省略する。
図７に示すように、フレームタイプのプロトコルを用いるシリアルタイプのインターフェイスにおいて、ハードウェアによるクロック停止回路１１０〜１１６を設ける。即ち、アプリケーション（コマンド）層７０に設けられたパワーモードレジスタ７２に、ファームウェアは、パワーモード投入指示のみ行う。
一方、リンクデジタル回路６６に、フレーム送受信回路１２０と、フレーム受信ステートマシン回路１１０を設ける。フレーム受信ステートマシン回路１１０は、フレーム送受信回路１２０のフレーム受信状態を監視する。
更に、パワーモードレジスタ７２とクロック制御回路１００との間に、ゲート１１６を設ける。このフレーム受信ステートマシン回路１１０は、フレームの非受信中に、停止許可をゲート１１６に与える。従って、ファームウェアがパワーセーブモード指示を行うと、後はハードウェアであるフレーム受信ステートマシン回路１１０が、フレーム受信の状態の確認を行い、投入可能であれば、ゲート１１６を開き、投入動作を行い、投入不可能ならその通知をファームウェアに行う。
これに要する時間は、無視できるほど短い(100nS以下)。即ち、パワーセーブモード投入指示は、ゲート１１６を通過した後、クロック制御回路１００に設けられた２つの同期フリップフロップ１０４、１０２を介し、クロックゲート９２をクロック停止状態とする。
更に、このクロック停止信号は、フィジカルアナログ回路６２と、クロックゲート９０に与えられ、アナログ回路６２の電力カット及びフィジカルデジタル回路６４へのクロック供給停止を行う。
フレーム受信ステートマシン回路１１０は、このクロック停止信号を、リンクデジタル回路６６に設けられた２つの同期フリップフロップ１１２、１１４を介し、クロック停止完了を認識する。
このような状態確認後のパワーセーブ投入制御は、従来、全てファームウェアで行っており、フレーム受信中の不用意なクロック停止を回避する為、ファームウェアは、ハードウェア状態の複雑な確認手順が必要となり、時間が非常に掛かる。
この実施の形態では、クロック停止回路を設けることで、フレーム受信中に不用意なクロック停止をすることを回避し、かつ、クロック停止までの時間を短縮できる。
又、リンクデジタル回路６６に、相手(ホスト)側からの起動信号ＣＯＭＷＡＫＥに対するハードウェアによるクロック復帰回路１３０を設ける。即ち、クロック復帰回路１３０は、クロックに同期して、起動信号ＣＯＭＷＡＫＥから受信要求復帰信号を、パワーモードレジスタ７２に与え、レジスタ７２の内容を投入から復帰に変更する。
この復帰指示は、ゲート１１６を通過した後、クロック制御回路１００に設けられた２つの同期フリップフロップ１０４、１０２を介し、クロックゲート９２をクロック供給状態とする。
更に、このクロック復帰信号は、フィジカルアナログ回路６２と、クロックゲート９０に与えられ、アナログ回路６２の電力供給復帰及びフィジカルデジタル回路６４へのクロック供給を行う。
フレーム受信ステートマシン回路１１０は、このクロック復帰信号を、リンクデジタル回路６６に設けられた２つの同期フリップフロップ１１２、１１４を介し、クロック復帰完了を認識する。
従来技術では、この制御を全てファームウェアで行っていたが、パワーセーブ中（省電力中）のファームウェアは、ＣＰＵ性能が抑えられる為、複雑な制御を伴うと時間が非常に掛かる。
このように、パワーセーブモードからの復帰も、相手(ホスト)側からのフレーム送信要求に対して、投入と逆の動作を、ハードウェアで行うことで、必要とする時間は無視できるほど短くなり、フレーム受信動作も短くなる。
［他の実施の形態］
前述の実施の形態では、パーシャル、スランバーとも、同様に、クロック停止していたが、スランバーモードは、比較的復帰時間が長いため、パーシャルモードのみ、クロック停止制御を行い、スランバーモードは、従来と同様に、クロック源も停止するようにしても良い。
又、シリアルインターフェイスを、ＳＡＴＡで説明したが、ＵＳＢ等の他のシリアルインターフェイスに適用できる。更に、デバイスをハードディスクドライブで説明したが、光ディスクドライブ、プリンター等の他の周辺デバイスにも適用できる。
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
（付記１）シリアルインターフェイスでデータを送受信するインターフェイス回路において、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御することを特徴とするシリアルタイプのインターフェイス回路。
（付記２）前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成されたことを特徴とする付記１のシリアルタイプのインターフェイス回路。
（付記３）前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御することを特徴とする付記２のシリアルタイプのインターフェイス回路。
（付記４）前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けたことを特徴とする付記１のシリアルタイプのインターフェイス回路。
（付記５）前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有することを特徴とする付記１のシリアルタイプのインターフェイス回路。
（付記６）前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１のシリアルタイプのインターフェイス回路。
（付記７）前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させることを特徴とする付記１のシリアルタイプのインターフェイス回路。
（付記８）シリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法において、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路とを有する前記インターフェイス回路を、パワーセーブ指示に応じて、クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路をクロック供給停止状態に制御するステップと、復帰指示に応じて、前記ゲート回路をクロック供給状態に制御するステップとを有することを特徴とするインターフェイス回路のパワーセーブ方法。
（付記９）物理層の他部を構成する第１のデジタル回路を、第１のゲート回路を介し前記物理層の一部を構成するアナログ回路の第１のクロック源からのクロックで動作し、且つリンク層を構成する第２のデジタル回路を、第２のゲート回路を介し第２のクロック源のクロックで動作するステップを有し、前記供給停止状態に制御するステップは、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
（付記１０）前記停止制御ステップは、ハードウェアにより、前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
（付記１１）前記復帰制御ステップは、ハードウェアにより、前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
（付記１２）前記停止制御ステップは、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
（付記１３）前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有する前記アナログ回路の前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させるステップを有することを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
（付記１４）ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、シリアルインターフェイス回路と、前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、前記シリアルインターフェイス回路は、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御することを特徴とするシリアルインターフェイスのデバイス。
（付記１５）前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成されたことを特徴とする付記１４のシリアルインターフェイスのデバイス。
（付記１６）前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１５のシリアルインターフェイスのデバイス。
（付記１７）前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けたことを特徴とする付記１４のシリアルインターフェイスのデバイス。
（付記１８）前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有することを特徴とする付記１４のシリアルインターフェイスのデバイス。
（付記１９）前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１４のシリアルインターフェイスのデバイス。
（付記２０）前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させることを特徴とする付記１４のシリアルインターフェイスのデバイス。
本発明のパワーセーブモードでは、インターフェイス回路のアナログ部分の電流ダウンのみならず、デジタル部分のクロックをクロック源は動作させたまま、クロック動作のみ停止させるため、短時間でのクロック停止、再開によるパワーセーブモードへの移行及びからの復帰を実現し、更なる消費電力の低下を可能でき、特に、低消費電力と性能向上が要求されるモバイル機器に使用して、効果が増加する。又、フレームタイプのプロトコルを用いるシリアルタイプのインターフェイスにおいて、ハードウェアによるクロック停止回路を持つことで、フレーム受信中に不用意なクロック停止をすることを回避し、かつ、クロック停止までの時間を短縮できる。
本発明の一実施の形態のシリアルインターフェイスシステムの構成図である。 図１のシリアルインターフェイス回路の構成図である。 図２の物理層とリンク層の構成図である。 図３のアナログ物理層の構成図である。 図１の電文フォーマットの説明図である。 図１のホスト／デバイスのオン時のシーケンスの動作説明図である。 本発明の他の実施の形態のシリアルインターフェイス回路の構成図である。 従来のシリアルインターフェイスシステムの構成図である。 従来のパワーセーブ動作の説明図である。 従来のパワーセーブからの復帰処理フロー図である。 従来のパワーセーブへの投入処理フロー図である。
符号の説明
１ デバイス
２ ホスト
３ ＳＡＴＡインターフェイス
４ ＳＡＴＡシステム
１１ ディスクドライブ
５０ ハードディスクコントローラ
５２ ＳＡＴＡコアロジック回路
５４ ＭＰＵ
５６ クロック発生装置
６０ 物理層回路
６２ アナログ回路
６４ 物理層デジタル回路
６６ リンクデジタル回路
６２６ ＰＬＬ
９０、９２ クロックゲート回路

Claims (8)

  1. シリアルインターフェイスでデータを送受信するインターフェイス回路において、
    前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、
    前記物理層の他部を構成し、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、前記アナログ回路からの第１のクロックに従いデジタル処理する第１のデジタル回路と、
    前記第１のデジタル回路に接続され、第２のクロックに従いリンク制御を行うリンク層を構成する第２のデジタル回路と、
    前記第２のクロックを前記第２のデジタル回路に供給するクロック発生回路と、
    前記クロック発生源のクロックの前記第１のデジタル回路への供給及び停止を行う第１のゲート回路と、
    前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを有し、
    前記第２のデジタル回路は、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記第１及び第２のゲート回路をクロック供給停止状態に制御する
    ことを特徴とするシリアルタイプのインターフェイス回路。
  2. 前記第２のデジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記第１及び第２のゲート回路をクロック供給状態に復帰させる
    ことを特徴とする請求項１のシリアルタイプのインターフェイス回路。
  3. 前記第２のデジタル回路は、
    前記パワーセーブ指示によるパワーセーブモード指示を格納するパワーモードレジスタと、
    前記インターフェイスのフレーム受信状態を監視し、前記フレーム受信中でない時に、停止許可を発するフレーム受信ステートマシン回路と、
    前記フレーム受信ステートマシンの停止許可に応じて、前記パワーモードレジスタのパワーセーブモード指示によるクロック停止信号を、前記第１及び第２のゲート回路に送出する第３のゲート回路とを有する
    ことを特徴とする請求項１のシリアルタイプのインターフェイス回路。
  4. シリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法において、
    前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路からの第１のクロックに従い、前記物理層の他部を構成し、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、第１のデジタル回路でデジタル処理し、前記第１のデジタル回路に接続され、リンク制御を行う第２のデジタル回路を、クロック発生回路からの第２のクロックで、動作するステップと、
    前記第２のデジタル回路が、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路から前記第１のデジタル回路へのクロックの供給及び停止を行う第１のゲート回路と、前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを、クロック供給停止状態に制御するステップと、
    前記第２のデジタル回路が、復帰指示に応じて、前記第１及び第２のゲート回路をクロック供給状態に制御するステップとを有する
    ことを特徴とするインターフェイス回路のパワーセーブ方法。
  5. 前記クロック供給状態に制御するステップは、前記第２のデジタル回路が、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記第１及び第２のゲート回路をクロック供給状態に復帰させるステップからなる
    ことを特徴とする請求項４のインターフェイス回路のパワーセーブ方法。
  6. ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、
    シリアルインターフェイス回路と、
    前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、
    前記シリアルインターフェイス回路は、
    前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、物理層の一部を構成し、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、
    前記物理層の他部を構成し、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号を、前記アナログ回路からの第１のクロックに従いデジタル処理する第１のデジタル回路と、
    前記第１のデジタル回路に接続され、第２のクロックに従いリンク制御を行うリンク層を構成する第２のデジタル回路と、
    前記第２のクロックを前記第２のデジタル回路に供給するクロック発生回路と、
    前記クロック発生源のクロックの前記第１のデジタル回路への供給及び停止を行う第１のゲート回路と、
    前記クロック発生回路のクロックの前記第２のデジタル回路への供給及び停止を行う第２のゲート回路とを有し、
    前記第２のデジタル回路は、前記インターフェイスでの受信状況を監視し、前記インターフェイスからのフレーム受信中でない時に、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記第１及び第２のゲート回路をクロック供給停止状態に制御する
    ことを特徴とするシリアルインターフェイスのデバイス。
  7. 前記第２のデジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記第１及び第２のゲート回路をクロック供給状態に復帰させる
    ことを特徴とする請求項６のシリアルインターフェイスのデバイス。
  8. 前記第２のデジタル回路は、
    前記パワーセーブ指示によるパワーセーブモード指示を格納するパワーモードレジスタと、
    前記インターフェイスのフレーム受信状態を監視し、前記フレーム受信中でない時に、停止許可を発するフレーム受信ステートマシン回路と、
    前記フレーム受信ステートマシンの停止許可に応じて、前記パワーモードレジスタのパワーセーブモード指示によるクロック停止信号を、前記第１及び第２のゲート回路に送出する第３のゲート回路とを有する
    ことを特徴とする請求項６のシリアルインターフェイスのデバイス。
JP2004022823A 2004-01-30 2004-01-30 シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス Expired - Fee Related JP4387815B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004022823A JP4387815B2 (ja) 2004-01-30 2004-01-30 シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス
US10/977,112 US7424628B2 (en) 2004-01-30 2004-10-29 Serial type interface circuit, power saving method thereof, and device having serial interface

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004022823A JP4387815B2 (ja) 2004-01-30 2004-01-30 シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス

Publications (2)

Publication Number Publication Date
JP2005216046A JP2005216046A (ja) 2005-08-11
JP4387815B2 true JP4387815B2 (ja) 2009-12-24

Family

ID=34805682

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004022823A Expired - Fee Related JP4387815B2 (ja) 2004-01-30 2004-01-30 シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス

Country Status (2)

Country Link
US (1) US7424628B2 (ja)
JP (1) JP4387815B2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI269968B (en) * 2004-04-22 2007-01-01 Mediatek Inc Method for processing the noise in the SATA
US7865803B2 (en) * 2004-04-30 2011-01-04 Mediatek Inc. Method for processing noise interference in data accessing device with serial advanced technology attachment (SATA) interface
TWI242716B (en) * 2004-04-30 2005-11-01 Mediatek Inc Method for processing interference of noise
US7461192B2 (en) 2004-12-15 2008-12-02 Rambus Inc. Interface for bridging out-of-band information and preventing false presence detection of terminating devices
KR101100296B1 (ko) * 2005-01-31 2011-12-30 삼성전자주식회사 오.오.비.시그널링 자가 테스트 기능을 가진 사타 전자 장치
US7752363B2 (en) * 2005-07-04 2010-07-06 Mediatek Inc. Signal generating circuit and related method for activating physical channel between host and peripheral device
KR101205324B1 (ko) * 2005-11-25 2012-11-28 삼성전자주식회사 직렬 인터페이스 방식을 갖는 시스템의 전력을 제어하는방법
JP4983033B2 (ja) * 2006-02-08 2012-07-25 ソニー株式会社 通信装置および方法、並びにプログラム
JP4764354B2 (ja) * 2007-01-10 2011-08-31 株式会社リコー 差動信号受信回路装置
KR100914932B1 (ko) * 2007-01-30 2009-08-31 삼성전자주식회사 Ｓａｔａ 인터페이스에서의 파워 세이빙 모드 제어 방법
JP2008250725A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp インターフェース回路
US8138803B2 (en) * 2007-09-26 2012-03-20 Intel Corporation Apparatus and method for selectively enabling and disabling a squelch circuit across AHCI and SATA power states
JP5182513B2 (ja) * 2007-12-27 2013-04-17 株式会社リコー 画像処理装置及びその省電力制御方法
US7786762B2 (en) * 2009-01-21 2010-08-31 Xilinx, Inc. Generic buffer circuits and methods for out of band signaling
US9753887B2 (en) * 2009-02-24 2017-09-05 Seagate Technology Llc Receiver training during a SATA out of band sequence
US20100250791A1 (en) * 2009-03-27 2010-09-30 Lsi Corporation Low power physical layer for SATA and SAS transceivers
JP5556171B2 (ja) * 2009-12-29 2014-07-23 セイコーエプソン株式会社 制御装置、制御システム、及び、制御方法
US8775836B2 (en) * 2010-12-23 2014-07-08 Intel Corporation Method, apparatus and system to save processor state for efficient transition between processor power states
TWI512478B (zh) * 2011-01-18 2015-12-11 Asmedia Technology Inc 匯流排主控器與相關方法
KR101747797B1 (ko) 2011-01-26 2017-06-15 삼성전자주식회사 사타 인터페이스 및 그것의 전원 관리 방법
US9189166B2 (en) * 2011-04-11 2015-11-17 Ineda Systems Pvt. Ltd. Multi-host SATA controller
US9507372B2 (en) * 2013-06-21 2016-11-29 Sandisk Technologies Llc Out-of-band signal detection by host interfaces of storage modules
US10268258B2 (en) 2015-07-14 2019-04-23 Toshiba Memory Corporation Storage device having a serial communication port
US10168760B2 (en) * 2015-12-01 2019-01-01 Intel Corporation Power management of user interfaces with coordinated ultra-low power states
JP2019047146A (ja) 2017-08-29 2019-03-22 東芝メモリ株式会社 電子機器および電力管理方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001117724A (ja) 1999-10-19 2001-04-27 Hitachi Ltd 半導体集積回路装置及びシステム
JP2001229115A (ja) 2000-02-17 2001-08-24 Matsushita Electric Ind Co Ltd Ａｔａｐｉコマンド処理方式
JP4203979B2 (ja) 2000-08-02 2009-01-07 富士通株式会社 パケット処理装置
JP2004021574A (ja) * 2002-06-17 2004-01-22 Hitachi Ltd 半導体装置
KR100670581B1 (ko) * 2005-02-18 2007-01-17 삼성전자주식회사 Ｌｅｄ구동장치

Also Published As

Publication number Publication date
JP2005216046A (ja) 2005-08-11
US20050169356A1 (en) 2005-08-04
US7424628B2 (en) 2008-09-09

Similar Documents

Publication Publication Date Title
JP4387815B2 (ja) シリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイス
US9672177B2 (en) Synchronization of electronic device with another electronic device on bus using synchronization field
AU2013270396B2 (en) A multiformat digital audio interface
EP2513743B1 (en) Semiconductor system, semiconductor device, and electronic device initializing method
KR20220101776A (ko) 원격 버스 활성화를 위한 시스템들 및 기술들
US20100316065A1 (en) Method and apparatus for modulating the width of a high-speed link
US7865748B2 (en) Operating mode for extreme power savings when no network presence is detected
US20090199031A1 (en) USB Self-Idling Techniques
EP2832051B1 (en) Method, device, and system for delaying packets during a network-triggered wake of a computing device
US10609741B2 (en) Multi-gigabit wireless tunneling system
US20150100711A1 (en) Low power camera control interface bus and devices
US20200221362A1 (en) Communication systems with auxiliary master and auxiliary call support functionality
CN110622099B (zh) 设备上参考时钟的恢复
US20060041611A1 (en) Data transfer control system, electronic apparatus, and program
CN105282210B (zh) 用于降低网络能耗的方法和装置
EP1955470B1 (en) Synchronized receiver
KR102530073B1 (ko) Rf 집적회로와 디지털 통신하는 베이스밴드 집적회로 및 이를 포함하는 장치
JP2008117157A (ja) 半導体メモリカード、ホスト装置、及びデータ転送方法
US20210382677A1 (en) Fast activation during wake up in an audio system
US20180269882A1 (en) Time clock signal processing system and method thereof
US20060195638A1 (en) Peripheral device
US20040010625A1 (en) Interface device and method for transferring data over serial ATA
EP2339572B1 (en) A packet structure for a mobile display digital interface
US8478918B2 (en) Communication interface circuit, electronic device, and communication method
JP2004070603A (ja) コンピュータ装置、コンピュータ機器、外部接続機器、給電方法、プログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090929

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091001

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131009

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees