JP6133709B2 - 差動レシーバ、それを用いた電子機器、産業機器ならびに差動信号の受信方法 - Google Patents
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Description
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
また出力回路40は、(ii)第2信号S2がアサートされたとき、出力信号SOUTを第2レベル(以下、ローレベルとする)とする。言い換えれば、ΔV<VOFS2のときに出力信号SOUTをローレベルとする。
フィルタ42は、第3信号S3をフィルタリングし、第4信号S4を生成する。フィルタ42は、第3信号S3がアサートされた状態が所定時間τ持続すると、第4信号S4をアサートする。
図3(a)〜(c)は、第1の実施例に係る差動レシーバ2aを示す回路図である。この差動レシーバ2aにおいて第1コンパレータ10の非反転入力端子(+)には正信号SIN+が入力され、その反転入力端子(−)には負信号SIN−が入力される。第2コンパレータ12の非反転入力端子(+)には正信号SIN+が入力され、その反転入力端子(−)には負信号SIN−が入力される。この実施例において、第1信号S1のアサートはハイレベルに、第2信号S2のアサートはローレベルに割り当てられる。
図4(a)、(b)は、第1の実施例に係る差動レシーバ2aの動作を示す図である。図4(a)は、ショート故障が発生せず、差動レシーバ2aが差動信号SIN+、SIN−を正常に受信するときの、図4(b)はショート故障が発生したときの動作を示す。
この差動レシーバ2aによれば、図1(c)に示す比較技術と比べて、ヒステリシス幅を広く維持しつつ、ショート故障を検出できる。そして、ヒステリシス幅を大きくすることにより、ノイズ耐性を高めることができる。
図5(a)〜(c)は、第2の実施例に係る差動レシーバ2bを示す回路図である。この差動レシーバ2bは、各信号の論理レベルが図3の差動レシーバ2aと異なっている。
図6(a)、(b)は、第2の実施例に係る差動レシーバ2bの動作を示す図である。図6(a)は、ショート故障が発生せず、差動レシーバ2bが差動信号SIN+、SIN−を正常に受信するときの、図6(b)はショート故障が発生したときの動作を示す。
あるいは、入力差動対NPN11、NPN12に接続された負荷抵抗R13、R14を不平衡とすることで、オフセット電圧VOFS1、VOFS2を設定してもよい。あるいは負荷抵抗R13、R14に代えて電流源負荷を接続し、電流を不平衡とすることで、オフセット電圧VOFS1、VOFS2を設定してもよい。オフセットを設定する方法は特に限定されず、公知の技術を用いてもよい。
電子機器500は、液晶パネル502、ドライバIC504、タイミングコントローラIC506、画像処理IC508を備える。画像処理IC508は、液晶パネル502に表示すべき画像データを生成し、タイミングコントローラIC506に送信する。タイミングコントローラIC506は、画像処理IC508からの画像データを受け、ライン毎、画素毎のタイミングを液晶パネル502に対して最適化し、ドライバIC504に送信する。ドライバIC504は、タイミングコントローラIC506からの画像データにもとづいて液晶パネル502を駆動する。
こうした電子機器500において、画像処理IC508とタイミングコントローラIC506の間、タイミングコントローラIC506とドライバIC504の間のデータ送信には、差動信号が利用される。したがって、実施の形態に係る差動レシーバ2は、ドライバIC504の受信インタフェース、タイミングコントローラIC506の受信インタフェースに搭載することができる。
第1コンパレータ10、第2コンパレータ12および論理ゲート20は、正信号SIN+と負信号SIN−の差分ΔVを、正の上側しきい値電圧VOFS1、負の下側しきい値電圧VOFS2と比較するウィンドウコンパレータと把握される。
そして、出力回路40は、(i)ウィンドウコンパレータの出力S1〜S3が、差分ΔVが上側しきい値電圧VOFS1より高いことを示すとき、出力信号SOUTを第1レベル(ハイレベル)とし、(ii)ウィンドウコンパレータの出力S1〜S3が、差分ΔVが下側しきい値電圧VOFS2より低いことを示すとき、出力信号SOUTを第2レベル(ローレベル)とし、(iii)ウィンドウコンパレータの出力が、差分ΔVが下側しきい値電圧VOFS2より高く、上側しきい値電圧VOFS1より低いことを示す状態が、所定時間τ持続すると、出力信号SOUTを第1レベル(ハイレベル)とする。
したがって本発明は、この技術思想に含まれるさまざまな変形例にも及びうる。
たとえば、差動レシーバ2は、ショート故障が発生したとき、出力信号SOUTを第2レベル(ローレベル)としてもよい。より具体的には、出力回路40は、(i)第1信号S1がアサートされたとき、出力信号SOUTを第1レベル(以下、ハイレベルとする)とし、(ii)第2信号S2がアサートされたとき、または、第3信号S3がアサートされたとき、に出力信号SOUTを第2レベル(以下、ローレベルとする)としてもよい。
Claims (20)
- 正信号と負信号を含む差動信号を受け、出力信号を生成する差動レシーバであって、
正のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成され、前記正信号と前記負信号の差分が前記正のオフセット電圧より大きいときアサートされる第1信号を生成する第1コンパレータと、
負のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成され、前記正信号と前記負信号の差分が前記負のオフセット電圧より低いときアサートされる第2信号を生成する第2コンパレータと、
前記第1信号と前記第2信号が両方ネゲートされるとき、アサートされる第3信号を生成する論理ゲートと、
前記第1信号から前記第3信号にもとづいて、前記出力信号を生成する出力回路と、
を備えることを特徴とする差動レシーバ。 - 前記出力回路は、(i)前記第1信号がアサートされたとき、または、前記第3信号がアサートされたとき、前記出力信号を第1レベルとし、(ii)前記第2信号がアサートされたとき、前記出力信号を第2レベルとすることを特徴とする請求項1に記載の差動レシーバ。
- 前記出力回路は、(i)前記第1信号がアサートされたとき、または、前記第3信号がアサートされた状態が所定時間持続したとき、前記出力信号を第1レベルとすることを特徴とする請求項2に記載の差動レシーバ。
- 前記出力回路は、
前記第3信号をフィルタリングし、第4信号を生成するフィルタと、
前記第1信号、前記第2信号および前記第4信号にもとづいて前記出力信号を生成するロジック部と、
を含むことを特徴とする請求項1から3のいずれかに記載の差動レシーバ。 - 前記第1コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記第2コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記論理ゲートは、正論理の第1入力端子に前記第1信号を受け、負論理の第2入力端子に前記第2信号を受け、前記第3信号を出力する第1NORゲートを含むことを特徴とする請求項1から4のいずれかに記載の差動レシーバ。 - 前記出力回路は、
前記第3信号を受け、前記第3信号が一定時間ハイレベルを持続するとハイレベルとなる第4信号を生成する第1フィルタと、
前記第1信号がハイレベルとなるか、または前記第4信号がハイレベルとなると、前記出力信号を第1レベルとし、前記第2信号がローレベルとなると前記出力信号を第2レベルとする第1ロジック部と、
を含むことを特徴とする請求項5に記載の差動レシーバ。 - 前記第1ロジック部は、
正論理の第1入力端子に前記第1信号を受け、正論理の第2入力端子に前記第4信号を受け、第5信号を生成する第2NORゲートと、
負論理のセット端子に前記第5信号を受け、負論理のリセット端子に前記第2信号を受け、前記出力信号を出力する第1SRラッチと、
を含むことを特徴とする請求項6に記載の差動レシーバ。 - 前記第1フィルタは、
直列に接続された複数の遅延素子を含み、その初段に前記第3信号が入力された多段遅延回路と、
前記第3信号および前記複数の遅延素子の出力の論理積を生成する第1ANDゲートと、
を含むことを特徴とする請求項6に記載の差動レシーバ。 - 前記第1コンパレータの反転入力端子には前記正信号が入力され、その非反転入力端子には前記負信号が入力され、
前記第2コンパレータの非反転入力端子には前記正信号が入力され、その反転入力端子には前記負信号が入力され、
前記論理ゲートは、正論理の第1入力端子に前記第1信号を受け、正論理の第2入力端子に前記第2信号を受け、前記第3信号を出力する第2ANDゲートを含むことを特徴とする請求項1から4のいずれかに記載の差動レシーバ。 - 前記出力回路は、
前記第3信号を受け、前記第3信号が一定時間ハイレベルを持続するとハイレベルとなる第4信号を生成する第2フィルタと、
前記第1信号がローレベルとなるか、または前記第4信号がローレベルとなると、前記出力信号を第1レベルとし、前記第2信号がローレベルとなると、前記出力信号を第2レベルとする第2ロジック部と、
を含むことを特徴とする請求項9に記載の差動レシーバ。 - 前記第2ロジック部は、
負論理の第1セット端子に前記第1信号を受け、負論理の第2セット端子に前記第4信号を受け、負論理のリセット端子に前記第2信号を受け、前記出力信号を出力する第2SRラッチを含むことを特徴とする請求項10に記載の差動レシーバ。 - 前記第2フィルタは、
直列に接続された複数の遅延素子を含み、その初段に前記第3信号が入力された多段遅延回路と、
前記第3信号および前記複数の遅延素子の出力の論理積を生成するNANDゲートと、
を含むことを特徴とする請求項10に記載の差動レシーバ。 - 前記第1コンパレータ、前記第2コンパレータはそれぞれ、
その入力段に設けられた差動増幅器を含み、前記差動増幅器は、その入力差動対の片側のみに挿入されたオフセット用抵抗を含むことを特徴とする請求項1から12のいずれかに記載の差動レシーバ。 - 前記遅延素子は、
電源ラインと接地ラインの間に直列に設けられた第1PMOSトランジスタ、第1抵抗、第1NMOSトランジスタと、
前記電源ラインと前記接地ラインの間に直列に設けられた第2PMOSトランジスタ、第2抵抗、第2NMOSトランジスタと、
前記第1PMOSトランジスタと前記第1抵抗の接続点と、前記接地ラインの間に設けられた第1キャパシタと、
前記第2抵抗と前記第2NMOSトランジスタの接続点と、前記接地ラインの間に設けられた第2キャパシタと、
を含み、
前記第1PMOSトランジスタと前記第1NMOSトランジスタのゲートに、入力信号を受け、
前記第2PMOSトランジスタと前記第2NMOSトランジスタのゲートが、前記第1PMOSトランジスタと前記第1抵抗の接続点と接続されることを特徴とする請求項8または12に記載の差動レシーバ。 - 前記出力回路は、(i)前記第1信号がアサートされたとき、前記出力信号を第1レベルとし、(ii)前記第2信号がアサートされたとき、または、前記第3信号がアサートされたとき、前記出力信号を第2レベルとすることを特徴とする請求項1に記載の差動レシーバ。
- 前記出力回路は、(ii)前記第2信号がアサートされたとき、または、前記第3信号がアサートされた状態が所定時間持続したとき、前記出力信号を第2レベルとすることを特徴とする請求項15に記載の差動レシーバ。
- 正信号と負信号を含む差動信号を受け、出力信号を生成する差動レシーバであって、
前記正信号と前記負信号の差分を、正の上側しきい値電圧、負の下側しきい値電圧と比較するウィンドウコンパレータと、
(i)前記ウィンドウコンパレータの出力が、前記差分が前記上側しきい値電圧より高いことを示すとき、前記出力信号を第1レベルとし、(ii)前記ウィンドウコンパレータの出力が、前記差分が前記下側しきい値電圧より低いことを示すとき、前記出力信号を第2レベルとし、(iii)前記ウィンドウコンパレータの出力が、前記差分が前記下側しきい値電圧より高く、前記上側しきい値電圧より低いことを示す状態が、所定時間持続すると、前記出力信号を前記第1レベルとする出力回路と、
を備えることを特徴とする差動レシーバ。 - 請求項1から17のいずれかに記載の差動レシーバを備えることを特徴とする産業機器。
- 請求項1から17のいずれかに記載の差動レシーバを備えることを特徴とする電子機器。
- 正信号と負信号を含む差動信号の受信方法であって、
正のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成された第1コンパレータにより、前記正信号と前記負信号の差分が前記正のオフセット電圧より大きいときアサートされる第1信号を生成するステップと、
負のオフセット電圧を有し、前記正信号と前記負信号を比較するよう構成された第2コンパレータにより、前記正信号と前記負信号の差分が前記負のオフセット電圧より低いときアサートされる第2信号を生成するステップと、
前記第1信号と前記第2信号が両方ネゲートされるとき、アサートされる第3信号を生成するステップと、
前記第1信号から前記第3信号にもとづいて、出力信号を生成するステップと、
を備えることを特徴とする受信方法。
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US6208187B1 (en) * | 1999-06-04 | 2001-03-27 | Stmicroelectronics, Inc. | Comparator circuit with built-in hysteresis offset |
US6320406B1 (en) * | 1999-10-04 | 2001-11-20 | Texas Instruments Incorporated | Methods and apparatus for a terminated fail-safe circuit |
DE69922961T2 (de) * | 1999-10-15 | 2005-12-22 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren und Schaltung zur Detektion einer anormalen Off-Set-Spannung |
US6894536B2 (en) * | 2001-12-10 | 2005-05-17 | Intel Corporation | Low power NRZ interconnect for pulsed signaling |
US6614271B1 (en) * | 2002-06-13 | 2003-09-02 | Intel Corporation | Signal detect circuit for high speed data receivers |
US6650149B1 (en) * | 2002-08-15 | 2003-11-18 | Pericom Semiconductor Corp. | Latched active fail-safe circuit for protecting a differential receiver |
JP4808053B2 (ja) * | 2006-03-16 | 2011-11-02 | 富士通セミコンダクター株式会社 | インターフェース回路およびその制御方法 |
US7755400B2 (en) * | 2008-05-29 | 2010-07-13 | Texas Instruments Incorporated | Systems and methods of digital isolation with AC/DC channel merging |
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