JP6889997B2 - 半導体集積回路およびタイミングコントローラ、表示装置 - Google Patents
半導体集積回路およびタイミングコントローラ、表示装置 Download PDFInfo
- Publication number
- JP6889997B2 JP6889997B2 JP2016196718A JP2016196718A JP6889997B2 JP 6889997 B2 JP6889997 B2 JP 6889997B2 JP 2016196718 A JP2016196718 A JP 2016196718A JP 2016196718 A JP2016196718 A JP 2016196718A JP 6889997 B2 JP6889997 B2 JP 6889997B2
- Authority
- JP
- Japan
- Prior art keywords
- differential transmission
- transmission line
- differential
- abnormality
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
・差動伝送線路3のペア3P、3N間のショート …図2(a)
・差動伝送線路3の一方の信号線3P(3N)がオープン…図2(b)
・差動伝送線路3の一方の信号線3P(3N)がグランドショート(地絡)…図2(c)
・差動伝送線路3の一方の信号線3P(3N)が電源ショート(天絡)…図2(d)
このような異常、故障が発生すると、正確なデータ伝送が不可能となるばかりか、大電流が流れて発熱の要因となり、他の回路に悪影響を及ぼす可能性もある。
これにより、差動伝送線路の天絡に起因する異常を検出できる。
これにより、差動伝送線路の地絡に起因する異常を検出できる。
レジスタにアクセスすることにより、異常の発生したチャンネルを特定できる。
レジスタにアクセスすることにより、異常のモードを特定できる。
レジスタにアクセスすることにより、異常のモードを特定できる。
外部からレジスタにアクセスすることで、異常の様子を調べることができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
アンプAMP1_iは、対応するチャンネルCHiの差動伝送線路3_iの電位差を検出する。第1コンパレータCMP1_iは、対応するアンプAMP1_iの出力電圧VSを所定の第1しきい値電圧VTH1と比較する。ロジック回路24は、第1コンパレータCMP1_iの出力にもとづいて、対応するチャンネルCHiの差動伝送線路3_iにおいて生ずる第1モードの異常を検出する。たとえばロジック回路24は、VS<VTH1の状態が、所定時間にわたり持続すると、第1モードの異常が発生したものと判定してもよい。所定時間は、差動信号の周期の数サイクルであってもよい。
VS=g×(VP−VN)=g×2ΔV
である。ΔVTH=VTH1/(2g)とすれば、
ΔV<ΔVTH
のときに、第1モードの異常と判定される。
第2コンパレータCMP2_iは、対応するチャンネルCHiの差動伝送線路3の一方の信号線3Pの電圧VPを所定の第2しきい値電圧VTHHと比較する。第4コンパレータCMP4_iは、対応するチャンネルCHiの差動伝送線路3の他方の信号線3Pの電圧VNを第2しきい値電圧VTHHと比較する。第2しきい値電圧VTHHは、差動伝送線路3_iを伝搬する差動信号の変動レンジより高く定められる。つまり差動信号の半値振幅をΔV、差動信号のコモン電圧をVCOMとするとき、
VTHH>VCOM+ΔV
を満たす。
第3コンパレータCMP3_iは、対応するチャンネルCHiの差動伝送線路3の一方の信号線3Pの電圧VPを所定の第3しきい値電圧VTHLと比較する。第5コンパレータCMP5_iは、対応するチャンネルCHiの差動伝送線路3の他方の信号線3Pの電圧VNを第3しきい値電圧VTHLと比較する。第3しきい値電圧VTHLは、差動伝送線路3_iを伝搬する差動信号の変動レンジより低く定められる。つまり差動信号の半値振幅をΔV、差動信号のコモン電圧をVCOMとするとき、
VTH><VCOM−ΔV
を満たす。
実施の形態に係る半導体集積回路100によれば、差動伝送線路3のペア間のショートを第1モードの異常として、差動伝送線路3の一方のラインの天絡を第2モードの異常として、差動伝送線路3の一方のラインの地絡を第3モードの異常として検出することができる。
実施の形態では、半導体集積回路100を第1モードから第3モードの異常を検出可能としたが、本発明はそれには限定されない。たとえば第2コンパレータCMP2〜第5コンパレータCMP5を省略して、第1モードのみを検出可能としてもよい。この場合でも、差動伝送線路3のペア間のショートを検出でき、またLVDSシステムのようにレシーバが差動間の抵抗Rを有する構成では、差動伝送線路3のラインのオープンを検出することができ、これで十分なアプリケーションもあり得る。
実施の形態では、1チャンネルごとに1個のアナログフロントエンド回路22を設けることとしたが、本発明はそれには限定されない。複数のチャンネル(たとえば2チャンネル、4チャンネル)ごとに、1個のアナログフロントエンド回路22を設け、1個のアナログフロントエンド回路22を時分割で複数チャンネルで共有してもよい。これにより回路面積を削減できる。
実施の形態では、半導体集積回路100において異常が検出されたとき、保護処理を外部回路に委ねることとしたが、半導体集積回路100の内部において、何らかの保護処理を講じてもよい。たとえば、異常が検出されたチャンネルの差動トランスミッタ10を停止してもよい。
図6の表示装置200に関して、以下の処理を行ってもよい。多くの画像データにおいて、隣接する画素の輝度(画素値)は近い傾向にある。そこであるチャンネルの差動伝送線路3において異常が発生した場合、受信回路であるソースドライバ206に、そのチャンネルを通知する。ソースドライバ206は、異常が発生したチャンネルに対応する複数の画素(異常画素)を特定し、異常画素と隣接する別の画素値を用いて、異常画素に対応するデータラインを駆動することも可能である。
実施の形態では、半導体集積回路100の用途として表示装置200を説明したが、本発明はそれには限定されない。差動伝送線路3を介して伝送されるデータは、画像データには限定されず、オーディオデータ、数値データなど別のデータであってもよい。
実施の形態では、差動トランスミッタを備える半導体集積回路100について説明したが、その限りではなく、差動レシーバを備える半導体集積回路にも本発明は適用可能である。
Claims (24)
- Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、N個の差動トランスミッタと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第2しきい値電圧と比較する、N個の第2コンパレータをさらに含み、
前記第2しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記N個の第2コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第2モードの異常を検出することを特徴とする半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、N個の差動レシーバと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第2しきい値電圧と比較する、N個の第2コンパレータをさらに含み、
前記第2しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記N個の第2コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第2モードの異常を検出することを特徴とする半導体集積回路。 - 前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第3しきい値電圧と比較する、N個の第3コンパレータをさらに含み、
前記第3しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記N個の第3コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第3モードの異常を検出することを特徴とする請求項1または2に記載の半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、N個の差動トランスミッタと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第3しきい値電圧と比較する、N個の第3コンパレータをさらに含み、
前記第3しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記N個の第3コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第3モードの異常を検出することを特徴とする半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、N個の差動レシーバと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第3しきい値電圧と比較する、N個の第3コンパレータをさらに含み、
前記第3しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記N個の第3コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第3モードの異常を検出することを特徴とする半導体集積回路。 - 前記異常検出回路は、
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第2しきい値電圧と比較する、N個の第4コンパレータをさらに含み、
前記ロジック回路は、前記N個の第4コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第2モードの異常を検出することを特徴とする請求項1または2に記載の半導体集積回路。 - 前記異常検出回路は、
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第3しきい値電圧と比較する、N個の第5コンパレータをさらに含み、
前記ロジック回路は、前記N個の第5コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第3モードの異常を検出することを特徴とする請求項3から5のいずれかに記載の半導体集積回路。 - 前記異常検出回路はレジスタをさらに含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項1から7のいずれかに記載の半導体集積回路。 - 前記ロジック回路は、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項8に記載の半導体集積回路。
- Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、N個の差動トランスミッタと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、N個の差動レシーバと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。 - 前記異常検出回路はレジスタをさらに含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項1から7のいずれかに記載の半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、N個の差動トランスミッタと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、N個の差動レシーバと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。 - 前記レジスタは、Nチャンネルに割り当てられるN個のアドレスを含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、そのチャンネルに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項8から11のいずれかに記載の半導体集積回路。 - 前記レジスタは、想定される複数のモードに割り当てられる複数のアドレスを含み、
前記ロジック回路は、あるモードの異常を検出すると、そのモードに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項9から14のいずれかに記載の半導体集積回路。 - インタフェース回路をさらに備え、
前記レジスタのデータに外部からアクセス可能であることを特徴とする請求項8から16のいずれかに記載の半導体集積回路。 - フェイル端子をさらに備え、
前記ロジック回路は、少なくともひとつの差動伝送線路の異常を検出すると、フェイル端子のフェイル信号をアサートすることを特徴とする請求項1から17のいずれかに記載の半導体集積回路。 - 前記差動伝送線路には、LVDS(Low Voltage Differential Signaling)信号が伝搬することを特徴とする請求項1から18のいずれかに記載の半導体集積回路。
- N≧2であり、
前記アンプおよび前記第1コンパレータのセットを、N個より少ないM個(1≦M<N)に減らし、複数チャンネル間で、前記アンプおよび前記第1コンパレータのセットを時分割で共有することを特徴とする請求項1から19のいずれかに記載の半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、N個の差動トランスミッタと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
N≧2であり、
前記アンプおよび前記第1コンパレータのセットを、N個より少ないM個(1≦M<N)に減らし、複数チャンネル間で、前記アンプおよび前記第1コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。 - Nチャンネル(Nは自然数)の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるN対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、N個の差動レシーバと、
前記Nチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するN個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第1しきい値電圧と比較する、N個の第1コンパレータと、
前記N個の第1コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第1モードの異常を検出するロジック回路と、
を含み、
N≧2であり、
前記アンプおよび前記第1コンパレータのセットを、N個より少ないM個(1≦M<N)に減らし、複数チャンネル間で、前記アンプおよび前記第1コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。 - ディスプレイドライバに複数の差動伝送線路を介して画像データを送信するタイミングコントローラであって、
請求項1から22のいずれかに記載の半導体集積回路を備えることを特徴とするタイミングコントローラ。 - 請求項23に記載のタイミングコントローラを備えることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/291,405 US10366648B2 (en) | 2015-10-14 | 2016-10-12 | Semiconductor integrated circuit, timing controller, and display device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015203167 | 2015-10-14 | ||
JP2015203167 | 2015-10-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017076961A JP2017076961A (ja) | 2017-04-20 |
JP6889997B2 true JP6889997B2 (ja) | 2021-06-18 |
Family
ID=58551598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016196718A Active JP6889997B2 (ja) | 2015-10-14 | 2016-10-04 | 半導体集積回路およびタイミングコントローラ、表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6889997B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0348357A (ja) * | 1989-07-14 | 1991-03-01 | Nec Corp | 競合調停回路 |
JP2845184B2 (ja) * | 1995-11-15 | 1999-01-13 | 日本電気株式会社 | 警報送信装置および警報受信装置 |
JPH09331361A (ja) * | 1996-06-11 | 1997-12-22 | Yazaki Corp | 多重通信装置 |
JP3443045B2 (ja) * | 1999-09-01 | 2003-09-02 | パイオニア株式会社 | トレイ引出し装置 |
JP2010213246A (ja) * | 2009-03-12 | 2010-09-24 | Ricoh Co Ltd | 受信装置、駆動装置、画像形成装置 |
JP6133709B2 (ja) * | 2013-06-25 | 2017-05-24 | ローム株式会社 | 差動レシーバ、それを用いた電子機器、産業機器ならびに差動信号の受信方法 |
JP2015008423A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 差動レシーバ、それを用いた電子機器、産業機器 |
-
2016
- 2016-10-04 JP JP2016196718A patent/JP6889997B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017076961A (ja) | 2017-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10380963B2 (en) | Display driving circuit, driving method thereof, and display device | |
US10115361B2 (en) | Display device | |
US10354587B2 (en) | Display device | |
US8421727B2 (en) | Transmitter circuit, transmission circuit and driver unit | |
US10366648B2 (en) | Semiconductor integrated circuit, timing controller, and display device | |
US10354571B2 (en) | Driver IC including an abnormality detection part for detecting abnormalities, a waveform-changing part for changing waveforms, and an output part for outputting signals, and liquid crystal display device comprising the same | |
TWI415064B (zh) | 顯示面板之控制電路裝置及其控制方法 | |
US9652064B2 (en) | Touch display module and driving method thereof and source driver | |
KR20100085835A (ko) | 반도체 집적 회로, 액정 구동 회로 및 액정 표시 장치 | |
CN103871379A (zh) | 用于控制数据接口的装置及方法 | |
US10580387B2 (en) | Data driving device and display device including the same | |
US9165532B2 (en) | Display device | |
US10818208B2 (en) | Source driver | |
JP2017156446A (ja) | 表示装置及び表示装置の検査方法 | |
US20110273424A1 (en) | Display panel data driver and display apparatus including same | |
US9305510B2 (en) | LCD driving module, LCD device, and method for driving LCD | |
TWM484775U (zh) | 顯示面板 | |
JP6889997B2 (ja) | 半導体集積回路およびタイミングコントローラ、表示装置 | |
US10643728B2 (en) | Display driving circuit, driving method thereof, and display device | |
JP2019219221A (ja) | 半導体集積回路、ブリッジチップ、ディスプレイシステム、自動車 | |
US11862070B2 (en) | Source driver and display device | |
KR102315966B1 (ko) | 표시장치 | |
US10672313B2 (en) | Array substrate, method for determining abnormal display thereof, display panel and display device | |
CN111402770A (zh) | 显示装置的测试装置 | |
KR101963302B1 (ko) | 표시장치 및 그 구동방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190913 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210511 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210524 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6889997 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |