JP2019219221A - 半導体集積回路、ブリッジチップ、ディスプレイシステム、自動車 - Google Patents
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Abstract
Description
本明細書に開示される一実施の形態は、半導体集積回路に関する。半導体集積回路は、ライトクロックを逓倍し、リードクロックを生成するPLL回路と、レーン数が異なる入力バスと出力バスの間に設けられ、ライトクロック、リードクロックが供給される非同期FIFO(First In First Out)と、出力バスを介して非同期FIFOの出力データを受け、所定の処理を実行する回路ブロックと、テストモードにおいて、テストパターンを入力バスに割り込ませ、テストパターンにもとづく期待値と出力データとの関係にもとづいて、異常を検出するテスト回路と、を備える。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
・OSD(On Screen Display)機能
・画像のチェック機能
・データ欠損の補完機能
自動車には高い信頼性が要求されるところ、それに使用されるディスプレイシステムにも高い信頼性が要求される。したがって、実施の形態に係るディスプレイシステム400は、車載用途に有用である。図9は、ディスプレイシステム400を備える自動車600のコクピットを示す図である。たとえばディスプレイシステム400は、カーナビゲーションシステムの表示部602に好適に利用できる。あるいはディスプレイシステム400は、クラスターパネルの表示部604に好適に利用できる。あるいはディスプレイシステム400は、電子ドラミラーの表示部606に好適に利用できる。
102 第1集積回路
104 第2集積回路
106 マイコン
200 半導体集積回路
202 オシレータ
204 出力段
206 レジスタ
208 インタフェース回路
210 回路ブロック
212 レシーバ
214 信号処理部
220 非同期FIFO
230 PLL回路
240 トランスミッタ
250 周波数検出器
260 回路ブロック
270 テスト回路
271 マルチプレクサ
272 パターン発生器
274 期待値比較器
276 カウンタ
278 積算器
280 期待値比較器
282 CRCエンコーダ
284 CRCデコーダ
300 半導体集積回路
310 レシーバ
320 回路ブロック
330 判定部
B1 入力バス
B2 出力バス
400 ディスプレイシステム
402 GPU
404 ブリッジチップ
406 タイミングコントローラ
410 ゲートドライバ
412 ソースドライバ
408 ディスプレイパネル
504 入力マッピング部
506 入力データ監視部
512 奇数・偶数補正部
514 OSD回路
500 ブリッジチップ
516 画像チェック回路
502 レシーバ
522 出力マッピング部
524 非同期FIFO
526 テスト回路
528 トランスミッタ
530 PLL回路
Claims (15)
- ライトクロックを逓倍し、リードクロックを生成するPLL回路と、
レーン数が異なる入力バスと出力バスの間に設けられ、前記ライトクロック、前記リードクロックが供給される非同期FIFO(First In First Out)と、
前記出力バスを介して前記非同期FIFOの出力データを受け、所定の処理を実行する回路ブロックと、
テストモードにおいて、テストパターンを前記入力バスに割り込ませ、前記テストパターンにもとづく期待値と前記出力データとの関係にもとづいて、異常を検出するテスト回路と、
を備えることを特徴とする半導体集積回路。 - 前記テストパターンはPRBS(Pseudo Random Binary Sequence)であり、前記テスト回路は、前記出力データとその期待値とのパターンマッチングを行うことを特徴とする請求項1に記載の半導体集積回路。
- 前記テストパターンはカウンタにより生成され、前記テスト回路は、前記出力データの累積値をその期待値と比較することを特徴とする請求項1に記載の半導体集積回路。
- 前記テスト回路は、巡回冗長検査を行うことを特徴とする請求項1に記載の半導体集積回路。
- 前記回路ブロックは、前記出力データを外部に送信するトランスミッタを含むことを特徴とする請求項1から4のいずれかに記載の半導体集積回路。
- 起動ごとに、前記テストモードにセットされることを特徴とする請求項1から5のいずれかに記載の半導体集積回路。
- 外部プロセッサから画像データを受信するレシーバと、
前記レシーバが受信した画像データを処理する処理部と、
ライトクロックを逓倍し、リードクロックを生成するPLL回路と、
前記ライトクロックにもとづいて前記処理部による処理後の前記画像データが書き込まれ、前記リードクロックにもとづいて前記画像データが読み出し可能な非同期FIFO(First In First Out)と、
前記非同期FIFOの出力データを、外部に送信するトランスミッタと、
テストモードにおいて、テストパターンを前記非同期FIFOのデータ入力端子に割り込ませ、前記テストパターンにもとづく期待値と前記出力データとの関係にもとづいて、異常を検出するテスト回路と、
を備えることを特徴とするブリッジチップ。 - 前記テストパターンはPRBS(Pseudo Random Binary Sequence)であり、前記テスト回路は、前記出力データとその期待値とのパターンマッチングを行うことを特徴とする請求項7に記載のブリッジチップ。
- 前記テストパターンはカウンタにより生成され、前記テスト回路は、前記出力データの累積値をその期待値と比較することを特徴とする請求項7に記載のブリッジチップ。
- 前記テスト回路は、巡回冗長検査を行うことを特徴とする請求項7に記載のブリッジチップ。
- 前記ブリッジチップの起動ごとに、前記テストモードにセットされることを特徴とする請求項7から10のいずれかに記載のブリッジチップ。
- 前記画像データのブランク期間において、前記テストモードにセットされることを特徴とする請求項7から11のいずれかに記載のブリッジチップ。
- 前記処理部は、OSD(On-Screen Display)機能を提供することを特徴とする請求項7から12のいずれかに記載のブリッジチップ。
- 画像プロセッサと、
前記画像プロセッサからの画像データを受ける請求項7から13のいずれかに記載のブリッジチップと、
ディスプレイパネルと、
前記ディスプレイパネルを駆動するドライバ群と、
前記ブリッジチップと前記ドライバ群とを仲介するタイミングコントローラと、
を備えることを特徴とするディスプレイシステム。 - 請求項14に記載のディスプレイシステムを備えることを特徴とする自動車。
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