KR100802125B1 - 자동이득 제어기 - Google Patents

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KR100802125B1
KR100802125B1 KR1020050076855A KR20050076855A KR100802125B1 KR 100802125 B1 KR100802125 B1 KR 100802125B1 KR 1020050076855 A KR1020050076855 A KR 1020050076855A KR 20050076855 A KR20050076855 A KR 20050076855A KR 100802125 B1 KR100802125 B1 KR 100802125B1
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권대훈
이정원
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Abstract

본 발명은 자동이득제어 증폭기에 관한 것이다. 본 발명에 따른 자동이득 제어기는, 소정의 DC레벨을 가지는 입력신호가 인가되면, 상기 입력신호를 상기 DC레벨을 기준으로 소정 이득 증폭한 제1 차동신호와, 상기 제1 차동신호에 대해 역위상을 가지는 제2 차동신호와, 상기 제1 차동신호에서 상기 제2 차동신호를 감산한 출력신호를 출력하는 가변이득 증폭기와, 상기 제1 차동신호 및 상기 제2 차동신호를 입력받아 전파정류하여 출력하는 전파정류부와, 상기 전파정류부의 출력신호의 DC성분을 추출하여 출력하는 로우패스필터와, 소정의 비교전압을 인가받고, 상기 제1 차동신호 및 상기 제2 차동신호의 전파정류 시 발생하는 DC레벨 변화분만큼 상기 비교전압의 DC레벨을 조정하여 출력하는 비교전압 레벨조정부 및, 상기 로우패스필터의 출력신호와 상기 비교전압 레벨조정부의 출력신호를 비교하여 상기 가변이득 증폭기의 이득을 조절하는 비교부를 포함한다. 이에 의해, DC레벨을 레벨시프트하기 위한 연산증폭기를 사용하지 않고 입력신호의 진폭을 일정하게 출력할 수 있는 자동이득 제어기가 제공된다.
자동이득, 제어기, DC레벨, 연산증폭기

Description

자동이득 제어기{Auto Gain Controller}
도 1은 기존의 워블 신호 재생 장치에 대한 블록도,
도 2는 도 1에 대한 워블 신호 재생 과정에 대한 개념도,
도 3은 종래의 자동이득 제어기의 구조를 간략히 나타낸 도면,
도 4(a) 내지 도 4(f)는 도 3의 자동이득 제어기의 각 단에서의 신호 파형을 나타낸 도면,
도 5는 도 3의 출력신호레벨검출부를 상세히 나타낸 도면,
도 6(a) 내지 도 6(e)는 도 3의 신호레벨검출부의 각 단에서의 신호 파형을 나타낸 도면,
도 7은 본 발명의 일 실시예에 따른 자동이득 제어기의 회로도,
도 8(a) 내지 도 8(g)는 도 7의 자동이득 제어기의 각 단에서의 신호 파형을 나타내는 도면,
도 9(a) 내지 도 9(d)는 종래 방식에 의한 제1 및 제2 자동이득제어기가 병렬로 구현된 칩간 산포도와 본 발명에 따른 제1 및 제2 자동이득제어기가 병렬로 구현된 칩간 산포도를 비교하기 위해 제공되는 도면, 그리고,
도 10(a) 및 도 10(b)는 종래 방식에 의한 제1 및 제2 자동이득제어기가 병렬로 구현된 칩에서 제1 및 제2 자동이득 제어기의 출력신호들의 부정합과 본 발명 에 따른 제1 및 제2 자동이득제어기가 병렬로 구현된 칩에서 제1 및 제2 자동이득 제어기의 출력신호들의 부정합을 비교하기 위해 제공되는 도면이다.
* 도면의 주요 부분에 대한 간단한 설명 *
100: 자동이득 제어기 110: 가변이득 증폭기
120: 하이패스필터 130: 레벨검출부
131: 전파정류부 132: 로우패스필터
140: 비교부 150: 비교전압 레벨조정부
본 발명은 자동이득 제어기에 관한 것으로, 더욱 상세하게는 DC레벨을 레벨시프트하기 위한 연산증폭기를 사용하지 않고 입력신호의 진폭을 일정하게 출력할 수 있는 자동이득 제어기에 관한 것이다.
광 디스크에는 CD-ROM/DVD-ROM과 같은 1회 기록용 디스크 이외에, CD-RW/DVD-RW/DVD-RAM 등의 반복기록이 가능한 디스크가 있다. 이러한 반복 기록용 디스크는 기존의 읽기 전용 디스크와 달리, 재생 신호로부터 클럭 신호를 생성할 수 없다. 따라서, 디스크에 정보를 기록하는 그루브(Groove)를 일정 주기동안 워블링(Wobbling)시키고, 이 신호를 검출하여 기록시 필요한 클럭 신호를 발생시킨다.
도 1은 기존의 워블 신호 재생 장치에 대한 블록도이며, 도 2는 도 1에 대한 워블 신호 재생 과정에 대한 개념도이다.
도 1에 도시된 바와 같이, 디스크(10) 상의 A,B,C,D 부분에서 측정된 워블 신호에 대응하는 광량은 가산기(20a, 20b)에서 A와 D, 그리고 B와 C가 각각 가산되며, 도 2(a),(b)에 도시된 바와 같이, 위상이 같은 RF 신호와 180°위상차를 갖는 워블링 신호를 갖는 A+D 신호와 B+C 신호를 출력한다. A+D 신호와 B+C 신호는 워블 신호를 통과시킬 정도의 컷오프(Cut-Off) 주파수를 갖는 하이패스필터(HPF:30a,30b)에 의해 필터링되어 DC 옵셋(offset)이 제거된다.
이 후, (A+D)-(B+C) 연산을 하게 되면 동상 성분인 RF 신호는 제거되며 역위상인 워블 신호를 추출할 수 있게 된다. 그러나, 광검출기의 감도 불균형 및 각 채널의 부정합등으로 인해 A+D 신호 및 B+C 신호에 포함되어 있는 RF 신호의 진폭이 달라져서 이에 대한 보정이 필요하게 된다. 따라서, 자동이득 제어기(AGC:40a,40b)는 RF 신호의 진폭을 일정하게 보정하여 워블 신호에 의해 RF 신호가 누설되는 것을 방지한다.
감산기(50)에서는 자동 이득 제어기(AGC:40a,40b)에서 이득 조정된 A+D 신호와 B+C 신호를 감산하여 도 2(c)에 도시된 바와 같이, 워블 신호를 출력한다. 이 워블 신호는 협대역을 갖는 밴드패스필터(BPF:60)에 의해 S/N이 높은 워블 신호를 검출하고, 자동 이득 제어기(AGC)(70)에 의해 이득 증폭시킨 후, 비교기(80)를 통해 워블 신호를 양자화하여 워블 클럭 신호(Wobble CLK)를 출력한다.
이와 같이, 소정 입력신호의 진폭을 일정하게 보정하여 출력하는 자동이득 제어기의 구조에 대해서 살펴보면 다음과 같다.
도 3은 종래의 자동이득 제어기의 구조를 간략히 나타낸 도면이고, 도 4(a) 내지 도 4(f)는 도 3의 자동이득 제어기의 각 단에서의 신호 파형을 나타낸 도면들이다.
도 3을 참조하면, 자동이득 제어기(40a)는 가변이득증폭기(VGA:41), 하이패스필터(HPF:42), 신호레벨검출부(43) 및 비교부(44)를 포함한다.
가변이득 증폭기(41)는 입력신호(Vin)를 비교부(44)로부터 입력되는 제어전압(Vcontrol)에 따라 소정 이득(α)으로 증폭한 제1 차동신호(Vp'), 제1 차동신호(Vp')와 180°위상차를 가지는 제2 차동신호(Vn') 및 제1 차동신호(Vp')와 제2 차동신호(Vn')를 감산한 출력신호(Vout)를 출력한다. 여기서, 이득(α)은 제어전압(Vcontrol)에 비례하여 커지며, 입력신호(Vin)는 Vref를 DC레벨로 가지는 것으로 한다.
하이패스필터(HPF:42)는 가변이득 증폭기(41)에서 출력된 제1 차동신호(Vp')와 제2 차동신호(Vp')의 DC레벨을 입력신호(Vin)의 DC레벨(Vref)로 다시 레벨시프트하여 출력한다.
신호레벨검출부(43)는 제1 차동신호(Vp) 및 제2 차동신호(Vn)를 전파정류하고, 전파정류된 신호(Vfr)의 DC성분을 추출하여 출력한다. 보다 자세하게는, 신호레벨검출부(43)는 전파정류기(43-1)와 로우패스필터(43-2)를 포함한다.
전파정류기(43-1)는 하이패스필터(42)에서 출력된 제1 차동신호(Vp)와 제2 차동신호(Vn)를 전파정류하여 출력한다. 로우패스필터(43-2)는 전파정류기(43-1)에서 전파정류된 신호(Vfr)의 DC성분을 추출하여 출력한다.
도 4(a) 내지 도 4(f)를 참조하여, 로우패스필터(43-2)의 출력전압(V_lpf)의 크기를 살펴보면 다음과 같다. 피크-피크 전압 크기가 A인 입력신호(Vin)가 가변이득증폭기(41)에 입력되면, 출력신호(Vout)의 피크-피크 전압 크기는 2αA가 되고, 제1 차동신호(Vp)와 제2 차동신호(Vn)의 피크-피크 전압 크기는 αA가 된다. 여기서, 전파정류된 신호(Vfr)의 DC성분의 크기는 제1 차동신호(Vp)의 교류성분의 실효값(αA/
Figure 112005046121856-pat00001
)과 제2 차동신호(Vn)의 교류성분의 실효값(αA/
Figure 112005046121856-pat00002
)을 합산한 값(αA/
Figure 112005046121856-pat00003
)에 DC레벨(Vref)을 합산한 값이 된다. 즉, 전파정류된 신호(Vfr)의 DC성분의 크기는 'Vref+(αA/
Figure 112005046121856-pat00004
)'이 되며 도 4(f)에 나타낸 바와 같이 로우패스필터(43-2)의 출력전압(V_lpf)의 크기와 같다. 한편, 출력신호(Vout)의 교류성분의 실효값(αA/
Figure 112005046121856-pat00005
)에 기준전압(Vref)을 합산하면 'Vref+(αA/
Figure 112005046121856-pat00006
)'이 되어 전파정류된 신호(Vfr)의 DC성분의 크기와 같다.
비교부(44)는 로우패스필터(43-2)의 출력전압(V_lpf)과 비교전압(V_level)을 입력받아 비교한다. 비교부(44)는 로우패스필터(43-2)의 출력전압(V_lpf)이 비교전압(V_level)보다 작은 경우 제어전압(Vcontrol)을 상승시킴으로써 가변이득증폭기(41)의 이득을 증가시킨다. 이에 의해, 출력신호(Vout)의 피크-피크 전압은 증가된다.
반대로, 로우패스필터(43-2)의 출력전압(V_lpf)이 비교전압(V_level)보다 큰 경우 제어전압(Vcontrol)을 하강시킴으로써 가변이득증폭기(41)의 이득을 감소시킨다. 이에 의해, 출력신호(Vout)의 피크-피크 전압은 감소된다. 이와 같은 피드백 현상을 통해 로우패스필터(43-2)의 출력전압(V_lpf)이 비교전압(V_level)에 도달하 게 되면 출력신호(Vout)는 일정한 피크-피크 전압 크기를 가지고 출력된다.
따라서, 출력신호(Vout)의 피크-피크 전압을 Vpp로 출력되게 하려면, 비교전압(V_level)의 크기를 'Vref+(Vpp/
Figure 112005046121856-pat00007
)'로 하여 비교부(44)에 입력하면 된다. 여기서, 'Vpp/
Figure 112005046121856-pat00008
'는 출력신호(Vout)의 목표 피크-피크 전압(Vpp)의 실효값이다.
도 5는 도 3의 신호레벨검출부를 상세히 나타낸 도면이다. 도 6(a) 내지 도 6(e)는 도 3의 신호레벨검출부의 각 단에서의 신호 파형을 나타낸 도면이다.
도 5 및 도 6을 참조하면, 신호레벨검출부(43)는 제1 내지 제3 트랜지스터(QN1,QNQ,QN3)와 연산증폭기(OP-Amp)로 구성된 전파정류부(43-1)와, 저항(R) 및 커패시터(C)로 구성된 로우패스필터(43-2)를 포함한다.
제1 및 제2 트랜지스터(QN1,QNQ)쌍은 제1 및 제2 차동신호(Vp, Vn)를 전파정류하여 출력한다. 제1 및 제2 트랜지스터(QN1,QNQ)쌍에서 전파정류되어 출력되는 신호(VA)의 DC레벨(Vref')은 Vref에서 제1 및 제2 트랜지스터(QN1,QNQ)의 게이트와 소스 사이의 DC전압(VGS)만큼 떨어지게 된다. 여기서, Vref'=Vref-VGS이다. 연산증폭기(OP-Amp)와 제3 트랜지스터(QN3)는 전파정류된 신호(VA)의 DC레벨을 VGS만큼 상승시킨다. 따라서, 로우패스필터(43-2)에 입력되는 신호(VB)의 DC레벨은 다시 Vref가 되며, 최종적으로 로우패스필터(43-2)에서 출력되는 신호(V_lpf)의 DC레벨도 Vref가 된다.
이와 같이, 종래의 자동이득 제어기는 전파정류된 신호(VA)의 DC레벨을 Vref로 레벨시프트 하기 위하여 연산증폭기(OP-Amp)를 사용하였다. 그러나, 연산증폭기는 제조 공정상의 부정합 등의 이유로 인한 랜덤 오프셋 전압이 존재하며, 실제로 오프셋 전압은 통상 수십mV에 이르는 문제점이 있다.
따라서, 종래의 자동이득 제어기에서 사용되는 연산증폭기의 오프셋 전압이 50mv라고 가정한다면, 자동이득 제어기의 출력신호의 피크-피크 전압의 오차는 약 140mV에 이르게 되어 정확도가 매우 떨어지게 되는 문제점이 있다. 또한, 연산증폭기의 랜덤 오프셋 전압은 칩(chip)마다 각각 다른값을 가지게 되어 칩간 산포가 커지게 되는 문제점이 있다.
따라서, 본 발명의 목적은 DC레벨을 레벨시프트하기 위한 연산증폭기를 사용하지 않고 입력신호의 진폭을 일정하게 제어하여 출력할 수 있는 자동이득 제어기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 자동이득 제어기는, 소정의 DC레벨을 가지는 입력신호가 인가되면, 상기 입력신호를 상기 DC레벨을 기준으로 소정 이득 증폭한 제1 차동신호와, 상기 제1 차동신호에 대해 역위상을 가지는 제2 차동신호와, 상기 제1 차동신호에서 상기 제2 차동신호를 감산한 출력신호를 출력하는 가변이득 증폭기와, 상기 제1 차동신호 및 상기 제2 차동신호를 입력받아 전파정류 하여 출력하는 전파정류부와, 상기 전파정류부의 출력신호의 DC성분을 추출하여 출력하는 로우패스필터와, 소정의 비교전압을 인가받고, 상기 제1 차동신호 및 상기 제2 차동신호의 전파정류 시 발생하는 DC레벨 변화분만큼 상기 비교전압의 DC레벨을 조정하여 출력하는 비교전압 레벨조정부 및, 상기 로우패스필터의 출력신호와 상기 비교전압 레벨조정부의 출력신호를 비교하여 상기 가변이득 증폭기의 이득을 조절하는 비교부를 포함한다.
여기서, 상기 비교부는 상기 로우패스필터의 출력신호가 상기 비교전압 레벨조정부의 출력신호보다 큰 경우 상기 가변이득 증폭기의 이득을 감소시키고, 상기 로우패스필터의 출력신호가 상기 비교전압 레벨조정부의 출력신호보다 작은 경우 상기 가변이득 증폭기의 이득을 증가시키는 것이 바람직하다.
또한, 상기 비교전압은 상기 DC레벨에 상기 출력신호의 목표 피크-피크 전압의 실효값을 더한 크기를 가질 수 있다.
또한, 상기 전파정류부는 상기 제1 차동신호를 게이트로 입력받아 반파 정류하여 소스로 출력하는 제1 트랜지스터와, 상기 제2 차동신호를 게이트로 입력받아 반파 정류하여 소스로 출력하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 소스의 접속점은 상기 로우패스필터의 입력단에 연결된다.
또한, 상기 비교전압 레벨조정부는, 게이트로 상기 비교전압을 인가받고, 상기 DC레벨 변화분만큼 상기 비교전압의 DC레벨을 하강시켜 소스로 출력하는 제3 트랜지스터를 포함할 수 있다.
여기서, 상기 제1 내지 제3 트랜지스터는 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor)로 이루어진 것이 바람직하다.
또한, 상기 제1 내지 제3 트랜지스터는 동일한 특성을 가지며 동일한 크기의 바이어스 전류에 의해 구동되는 것이 바람직하다.
또한, 상기 자동이득 제어기는, 상기 가변이득 증폭기에서 출력된 상기 제1 차동신호 및 상기 제2 차동신호가 상기 DC레벨을 가지도록 레벨 쉬프트(level shift)하여 상기 전파정류부로 입력하는 하이패스필터를 더 포함하는 것이 바람직하다.
이하에서는 예시된 첨부도면을 참조하여 본 발명에 대해 설명한다.
도 7은 본 발명의 일 실시예에 따른 자동이득 제어기의 회로도이고, 도 8(a)내지 도 8(g)는 도 7의 자동이득 제어기의 각 단에서의 신호 파형을 나타내는 도면이다.
도 7을 참조하면, 본 발명에 따른 자동이득 제어기(100)는 가변이득 증폭기(110), 하이패스필터(120), 레벨검출부(130) 및 비교부(140)를 포함한다.
가변이득 증폭기(110)는 Vref1을 DC레벨로 가지는 소정의 입력신호(Vin)를 제어전압(Vcontrol)의 크기에 따라 소정 이득(α)으로 증폭한 제1 차동신호(Vp'), 제1 차동신호(Vp')와 180°위상차를 가지는 제2 차동신호(Vn') 및 제1 차동신호(Vp')와 제2 차동신호(Vn')를 감산한 출력신호(Vout)를 출력한다. 여기서, 이득(α)은 제어전압(Vcontrol)의 크기에 비례하여 커지는 것으로 한다.
하이패스필터(HPF:120)는 가변이득 증폭기(110)에서 출력된 제1 차동신호 (Vp')와 제2 차동신호(Vp')의 기준전압을 입력신호(Vin)의 DC레벨(Vref1)로 레벨시프트하여 출력한다.
레벨검출부(130)는 제1 차동신호(Vp) 및 제2 차동신호(Vp)를 전파정류하고, 전파정류된 신호(VC)의 DC성분을 추출하여 출력한다. 보다 자세하게는, 레벨검출부(130)는 전파정류기(131)와 로우패스필터(132)를 포함한다.
전파정류기(131)는 하이패스필터(42)에서 출력된 제1 차동신호(Vp)와 제2 차동신호(Vp)를 전파정류하여 출력하는 제1 및 제2 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor:QN1, QN2)쌍을 포함한다. 제1 NMOS 트랜지스터(QN1)의 드레인 및 소스가 제2 NMOS 트랜지스터(QN2)의 드레인 및 소스와 각각 접속되는 구조를 가진다. 제1 및 제2 NMOS 트랜지스터(QN1,QN2)는 게이트들로 제1 차동신호(Vp)와 제2 차동신호(Vp)를 입력받아 각각 반파정류하여 출력한다. 반파정류된 신호들은 제1 NMOS 트랜지스터(QN1)의 소스와 제2 NMOS 트랜지스터(QN2)의 소스의 접속점에서 합성되어 로우패스필터(132)로 입력된다.
전파정류기(131)에서 전파정류된 신호(VC)의 DC레벨(Vref2)이 제1 차동신호(Vp) 및 제2 차동신호(Vp)의 DC레벨(Vref1)보다 제1 및 제2 NMOS 트랜지스터(QN1, QN2)의 게이트와 소스 사이의 DC전압(VGS)만큼 떨어지는 것은 앞에서 살펴본 바와 같다. 본 실시예에서는, 전파정류된 신호(VC)의 DC레벨을 연산증폭기를 통해 Vref2에 서 Vref1으로 다시 레벨시프트 하는 과정 없이 로우패스필터(132)로 바로 입력한다.
로우패스필터(132)는 저항(R1)과 커패시터(C1)로 구현될 수 있으며, 전파정류기(131)에서 전파정류된 신호(VC)의 DC성분을 추출하여 비교부(140)로 출력한다. 전파정류된 신호(Vc)의 DC성분의 크기는 제1 차동신호(Vp)의 교류성분의 실효값과 제2 차동신호(Vn)의 교류성분의 실효값을 합산한 값에 DC레벨(Vref2)을 합산한 값이 됨은 도 3 및 도 4에서 살펴본 바와 같다. 따라서, 입력신호(Vin)의 피크-피크 전압의 크기가 A라고 가정하면, 로우패스필터(132)의 출력전압(V_lpf')은 'Vref2+(αA/
Figure 112005046121856-pat00009
)'가 된다.
비교전압 레벨조정부(150)는 제1 비교전압(V_level)이 입력되면 제1 비교전압(V_level)보다 VGS만큼 DC레벨이 떨어진 제2 비교전압(V_level')을 출력한다. 비교전압 레벨조정부(140)는 제3 NMOS트랜지스터(QN3)로 구현할 수 있다. 제3 NMOS트랜지스터(QN3)는 제1 및 제2 NMOS 트랜지스터(QN1, QN2)를 구동시키는 바이어스 전류(Ibias1)와 동일한 크기를 가지는 바이어스 전류(Ibias2)에 의해 구동되도록 한다. 여기서, 제1 내지 제3 NMOS 트랜지스터(QN1,QN2,QN3)는 동일한 동작특성을 가진다.
따라서, 제1 비교전압(V_level)이 제3 NMOS트랜지스터(QN3)의 게이트로 인가되면 제1 비교전압(V_level)보다 VGS만큼 DC레벨이 떨어진 제2 비교전압(V_level') 이 제3 NMOS트랜지스터(QN3)의 소스를 통해 출력된다. 즉, 제3 NMOS트랜지스터(QN3)의 게이트로 인가되는 제1 비교전압(V_level)의 크기가 'Vref1+(Vpp/
Figure 112005046121856-pat00010
)'이면, 제2 비교전압(V_level')의 크기는 'Vref2+(Vpp/
Figure 112005046121856-pat00011
)'가 된다. 여기서, Vpp는 출력신호(Vout)의 목표 피크-피크 전압의 크기이며, Vref2 = Vref1-VGS이다.
비교부(140)는 레벨검출부(130)의 출력전압(V_lpf')과 제2 비교전압(V_level')을 비교하고 출력전압(V_lpf')이 제2 비교전압(V_level')에 도달할 때까지 제어전압(Vcontrol)의 크기를 증감함으로써 가변이득 증폭기(110)의 이득이 일정하게 되도록 제어한다.
보다 자세하게는, 비교부(140)는 비교기(141), 스위치(SW), 전류원(Isink, Isource) 및 커패시터(C2)로 구현할 수 있다.
비교기(141)는 정(+)입력단과 부(-)입력단을 가지는 연산증폭기로 구현할 수 있으며, 정입력단으로는 제3 NMOS트랜지스터(QN3)의 소스에서 출력되는 제2 비교전압(V_level')이 인가되고, 부입력단으로는 레벨검출부(130)의 출력전압(V_lpf')이 인가된다.
비교기(141)는 제2 비교전압(V_level')이 레벨검출부(130)의 출력전압(V_lpf')보다 큰 경우에는 하이(High)레벨의 제어신호(Vup/down)를 출력하여 스위치(SW)를 전류원(Isource)측으로 절환시킴으로써 제어전압(Vcontrol)을 상승시킨다. 이에 의해, 가변이득 증폭기(110)의 이득을 증가시켜서 출력신호(Vout)의 피크-피크 전압의 크기를 증가시킨다. 반대로, 제2 비교전압(V_level')이 레벨검출부 (130)의 출력전압(V_lpf')보다 작은 경우에는 로우(low)레벨의 제어신호(Vup/down)를 출력하여 스위치(SW)를 전류원(Isink)측으로 절환시킴으로써 제어전압(Vcontrol)을 하강시킨다. 이에 의해, 가변이득 증폭기(110)의 이득을 감소시켜서 출력신호(Vout)의 피크-피크 전압의 크기를 감소시킨다.
여기서, 레벨검출부(130)의 출력전압(V_lpf')은 'Vref2+(αA/
Figure 112005046121856-pat00012
)'이고, 제2 비교전압(V_level')은 'Vref2+(Vpp/
Figure 112005046121856-pat00013
)'로 DC레벨이 Vref2로 동일하다. 따라서, 비교부(140)는 출력신호(Vout)의 피크-피크 전압의 실효값(αA/
Figure 112005046121856-pat00014
)과 출력신호(Vout)의 목표 피크-피크 전압의 실효값(Vpp/
Figure 112005046121856-pat00015
)을 비교하고 출력신호(Vout)의 피크-피크 전압의 실효값이 출력신호(Vout)의 목표 피크-피크 전압의 실효값에 도달할 때까지 제어전압(Vcontrol)의 크기를 증감함으로써 가변이득 증폭기(110)의 이득을 일정하게 되도록 제어할 수 있다.
도 9(a) 및 도 9(b)는 종래 방식에 의한 제1 자동이득 제어기(AGC1) 및 제2 자동이득제어기(AGC2)가 병렬로 구현된 칩을 50개 제작하고 동일한 입력신호(Vin)를 인가하였을 때 제1 자동이득 제어기(AGC1) 및 제2 자동이득 제어기(AGC2)에서 출력되는 신호들(AGC01, AGC02)의 변화율을 각각 나타낸다. 도 9(a) 및 도 9(b)에 따르면, 종래 방식에 의할 경우 칩 간 산포도가 -25~40%에 이름을 알 수 있다.
도 9(c) 및 도 9(d)는 본 발명에 따른 제1 자동이득 제어기(AGC1) 및 제2 자동이득제어기(AGC2)가 병렬로 구현된 칩을 50개 제작하고 동일한 입력신호(Vin)를 인가하였을 때 제1 자동이득 제어기(AGC1) 및 제2 자동이득 제어기(AGC2)에서 출력 되는 신호들(AGC01, AGC02)의 변화율을 각각 나타낸다. 도 9(c) 및 도 9(d)에 따르면, 본 발명에 의할 경우 칩 간 산포도가 -22~24%로 종래보다 현저하게 개선됨을 알 수 있다.
도 10(a)는 종래 방식에 의한 제1 자동이득 제어기(AGC1) 및 제2 자동이득제어기(AGC2)가 병렬로 구현된 칩을 50개 제작하고 동일한 입력신호(Vin)를 인가하였을 때 제1 자동이득 제어기의 출력신호(AGC01)와 제2 자동이득 제어기의 출력신호(AGC02)의 비를 나타낸다. 도 10(a)에 따르면, 종래 방식에 의할 경우 제1 자동이득 제어기의 출력신호(AGC01)와 제2 자동이득 제어기의 출력신호(AGC02)의 비가 0.7~1.7이 됨을 알 수 있다.
도 10(b)는 본 발명에 의한 제1 자동이득 제어기(AGC1) 및 제2 자동이득제어기(AGC2)가 병렬로 구현된 칩을 50개 제작하고 동일한 입력신호(Vin)를 인가하였을 때 제1 자동이득 제어기의 출력신호(AGC01)와 제2 자동이득 제어기의 출력신호(AGC02)의 비를 나타낸다. 도 10(b)에 따르면, 본 발명에 의할 경우 제1 자동이득 제어기의 출력신호(AGC01)와 제2 자동이득 제어기의 출력신호(AGC02)의 비가 0.9~1.35가 됨을 알 수 있다. 즉, 본 발명에 의할 경우 제1 자동이득 제어기의 출력신호(AGC01)와 제2 자동이득 제어기의 출력신호(AGC02)의 부정합이 상당히 감소됨을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 전파정류부에서 제1 차동신호 및 제2 차동신호를 전파정류하는 과정에서 변경된 기준전압으로 다시 레벨시프 트 하기 위한 연산증폭기를 사용하지 않음으로써, 연산증폭기에 존재하는 오프셋에 의한 칩간 산포를 낮출 수 있고, 이에 의해 고 정확도의 자동이득 제어기를 구현할 수 있는 장점이 있다.
또한, 연산증폭기를 사용하지 않음으로써 칩의 면적을 종래에 비하여 작게 구현할 수 있고, 아울러, 전력 소모를 감소시킬 수 있는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (8)

  1. 소정의 DC레벨을 가지는 입력신호가 인가되면, 상기 입력신호를 상기 DC레벨을 기준으로 소정 이득 증폭한 제1 차동신호와, 상기 제1 차동신호에 대해 역위상을 가지는 제2 차동신호와, 상기 제1 차동신호에서 상기 제2 차동신호를 감산한 출력신호를 출력하는 가변이득 증폭기;
    상기 제1 차동신호 및 상기 제2 차동신호를 입력받아 전파정류하여 출력하는 전파정류부;
    상기 전파정류부의 출력신호의 DC성분을 추출하여 출력하는 로우패스필터;
    소정의 비교전압을 인가받고, 상기 제1 차동신호 및 상기 제2 차동신호의 전 파정류 시 발생하는 DC레벨 변화분만큼 상기 비교전압의 DC레벨을 조정하여 출력하는 비교전압 레벨조정부; 및,
    상기 로우패스필터의 출력신호와 상기 비교전압 레벨조정부의 출력신호를 비교하여 상기 가변이득 증폭기의 이득을 조절하는 비교부; 를 포함하는 것을 특징으로 하는 자동이득 제어기.
  2. 제 1 항에 있어서, 상기 비교부는,
    상기 로우패스필터의 출력신호가 상기 비교전압 레벨조정부의 출력신호보다 큰 경우 상기 가변이득 증폭기의 이득을 감소시키고, 상기 로우패스필터의 출력신호가 상기 비교전압 레벨조정부의 출력신호보다 작은 경우 상기 가변이득 증폭기의 이득을 증가시키는 것을 특징으로 하는 자동이득 제어기.
  3. 제 1 항에 있어서,
    상기 비교전압은 상기 DC레벨에 상기 출력신호의 목표 피크-피크 전압의 실효값을 더한 크기를 가지는 것을 특징으로 하는 자동이득 제어기.
  4. 제 1 항에 있어서, 상기 전파정류부는,
    상기 제1 차동신호를 게이트로 입력받아 반파 정류하여 소스로 출력하는 제1 트랜지스터와, 상기 제2 차동신호를 게이트로 입력받아 반파 정류하여 소스로 출력하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지 스터의 소스의 접속점은 상기 로우패스필터의 입력단에 연결되어 있는 것을 특징으로 하는 자동이득 제어기.
  5. 제 4 항에 있어서,
    상기 비교전압 레벨조정부는,
    게이트로 상기 비교전압을 인가받고, 상기 DC레벨 변화분만큼 상기 비교전압의 DC레벨을 하강시켜 소스로 출력하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 자동이득 제어기.
  6. 제 5 항에 있어서,
    상기 제1 내지 제3 트랜지스터는 NMOS 트랜지스터(N-type metal-oxide semiconductor field-effect transistor)로 이루어진 것을 특징으로 하는 자동이득 제어기.
  7. 제 5 항에 있어서,
    상기 제1 내지 제3 트랜지스터는 동일한 특성을 가지며 동일한 크기의 바이어스 전류에 의해 구동되는 것을 특징으로 하는 자동이득 제어기.
  8. 제 1 항에 있어서,
    상기 가변이득 증폭기에서 출력된 상기 제1 차동신호 및 상기 제2 차동신호 가 상기 DC레벨을 가지도록 레벨 쉬프트(level shift)하여 상기 전파정류부로 입력하는 하이패스필터; 를 더 포함하는 것을 특징으로 하는 자동이득 제어기.
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